Commit Graph

17 Commits

Author SHA1 Message Date
Andrei Solodovnikov
14f13ad7b6 Исправление ссылки на program.mem
См #38.
2024-01-27 16:04:29 +03:00
Andrei Solodovnikov
1bb2fdd323 Переход на использование mem-файлов (#38)
Раньше в вивадо была проблема с использованием mem-файлов.
Они нормально моделировались, но при этом не использовались в
синтезе, пока им не выставишь тип "Memory Initialization File".

Однако с выставлением этого типа файл нельзя было открыть в
вивадо (и даже поменять тип этого файла).

Поэтому, все файлы в курсе носили расширение .txt, чтобы их можно
было легко открыть в любом другом редакторе, а в вивадо
выставлялся злополучный тип "Memory Initialization File" вручную.

Сейчас же, судя по всему, вивадо нормально выполняет синтез и
с "Memory File" тоже, а значит нет нужды в каком-либо изменении
типов, лишь бы файлы носили расширение .mem. При этом файлы этого
типа можно открывать и редактировать в редакторе вивадо.
2024-01-17 14:35:04 +03:00
Andrei Solodovnikov
688ea46d68 Исправление пунктуационных и орфографических ошибок
В основном вставка пропущенных запятых и удаление лишнего пробела из
союза "а также", но были и другие ошибки и опечатки.
2024-01-11 11:44:44 +03:00
Andrei Solodovnikov
a7264ff5d0 ЛР6. Исправление иерархического подключения в nexys_riscv_unit 2023-12-05 23:24:28 +03:00
Andrei Solodovnikov
1b4f666e25 Удаление неинформативных строк из шапки модуля с комментариями 2023-11-15 14:34:03 +03:00
Andrei Solodovnikov
4be66525d6 Удаление timescale из всех предоставляемых модулей
Поскольку студентам не рассказывается что это за конструкция и зачем
она используется, они не прописывают таймскейл в своих модулях.
Смесь модулей с таймскейлом и без него приводит к появлению множества
предупреждений, забивающих лог.
2023-11-15 14:32:42 +03:00
Andrei Solodovnikov
68c009a040 ЛР6. Исправление опечатки в листинге программы 2023-11-14 11:28:56 +03:00
Andrei Solodovnikov
326ceb5baf ЛР6. Исправление ссылки
Fixes #20
2023-10-25 09:05:24 +03:00
Andrei Solodovnikov
15d7b8ee3a ЛР6. Обновление тб
Для проверки реализации stall-а, используется иерархическое подключение. Оно накладывает требования на нейминг нескольких сигналов, однако куда проще наложить требование на название одного контретного модуля.
2023-10-22 20:41:25 +03:00
Andrei Solodovnikov
91c4a73d60 Исправление ссылок на Verilog-файлы
.v->.sv
2023-10-16 20:51:27 +03:00
Andrei Solodovnikov
f9507694b9 ЛР6. Исправление прототипа riscv_unit 2023-10-15 10:51:51 +03:00
Andrei Solodovnikov
b58325fce2 ЛР6. Удаление упоминания о инициализации памяти
Поскольку память теперь 32-разрядная, этот раздел не актуален.
2023-10-13 12:54:27 +03:00
Andrei Solodovnikov
bff1cfa565 ЛР6. Добавление прототипов модулей 2023-10-06 14:27:15 +03:00
Andrei Solodovnikov
1dab75418f Исправление микроархитектурной реализации jalr
Предыдущая реализация не выполняла требование спецификации по обнулению
младшего бита суммы, используемой в качестве нового значения
программного счетчика.

Подробнее см. RISC-V Unprivileged ISA V20191213 стр. 21

Closes #12
2023-10-04 22:23:09 +03:00
Andrei Solodovnikov
f92ceee371 ЛР6. Обновление программы 2023-09-10 21:09:14 +03:00
Andrei Solodovnikov
64483f7080 ЛР6. Исправление программы и микроархитектуры
В программе осуществлялся невыровненный доступ в память, использовался
непонятный лейбл, инструкция ветвления прыгала на следующую инструкцию,
что затруднит проверку результата ветвления.
В микроархитектуре была ошибка с генерацией разрешения записи в
регистровый файл.
2023-09-08 11:19:57 +03:00
Andrei Solodovnikov
f4c0960704 Initial commit 2023-09-07 17:06:55 +03:00