Удаление timescale из всех предоставляемых модулей

Поскольку студентам не рассказывается что это за конструкция и зачем она используется, они не прописывают таймскейл в своих модулях. Смесь модулей с таймскейлом и без него приводит к появлению множества предупреждений, забивающих лог.
2025-09-15 17:20:10 +00:00 · 2023-11-15 14:32:42 +03:00
parent ca6171cd54
commit 4be66525d6
20 changed files with 0 additions and 29 deletions
--- a/files/nexys_adder.sv
+++ b/files/nexys_adder.sv
@@ -1,5 +1,3 @@
-`timescale 1ns / 1ps
-
 module nexys_adder(
    input CLK100,
    input resetn,
--- a/Adder/tb_fulladder.sv
+++ b/Adder/tb_fulladder.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/Adder/tb_fulladder32.sv
+++ b/Adder/tb_fulladder32.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/Adder/tb_fulladder4.sv
+++ b/Adder/tb_fulladder4.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/files/nexys_alu.sv
+++ b/files/nexys_alu.sv
@@ -1,5 +1,3 @@
-`timescale 1ns / 1ps
-
 module nexys_alu(
    input CLK100,
    input resetn,
--- a/unit/tb_miriscv_alu.sv
+++ b/unit/tb_miriscv_alu.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/files/nexys_rf_riscv.sv
+++ b/files/nexys_rf_riscv.sv
@@ -1,5 +1,3 @@
-`timescale 1ns / 1ps
-
 module nexys_rf_riscv(
    input CLK100,
    input resetn,
--- a/memory/tb_data_mem.sv
+++ b/memory/tb_data_mem.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/memory/tb_instr_mem.sv
+++ b/memory/tb_instr_mem.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/memory/tb_rf_riscv.sv
+++ b/memory/tb_rf_riscv.sv
@@ -1,4 +1,3 @@
-`timescale 1ns/1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/files/nexys_cybercobra.sv
+++ b/files/nexys_cybercobra.sv
@@ -1,5 +1,3 @@
-`timescale 1ns / 1ps
-
 module nexys_CYBERcobra_dz(
    input CLK100,
    input resetn,
--- a/files/nexys_cybercobra_demo.sv
+++ b/files/nexys_cybercobra_demo.sv
@@ -1,5 +1,3 @@
-`timescale 1ns / 1ps
-
 module nexys_CYBERcobra(
    input CLK100,
    input resetn,
--- a/device/tb_cybercobra.sv
+++ b/device/tb_cybercobra.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/decoder/tb_decoder_riscv.sv
+++ b/decoder/tb_decoder_riscv.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/files/nexys_riscv_unit.sv
+++ b/files/nexys_riscv_unit.sv
@@ -1,5 +1,3 @@
-`timescale 1ns / 1ps
-
 module nexys_riscv_unit(
    input CLK100,
    input resetn,
--- a/Datapath/tb_riscv_unit.sv
+++ b/Datapath/tb_riscv_unit.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/units/PS2Receiver.v
+++ b/units/PS2Receiver.v
@@ -1,5 +1,3 @@
-`timescale 1ns / 1ps
-
 module PS2Receiver(
    input clk,
    input kclk,
--- a/units/hex_digits.v
+++ b/units/hex_digits.v
@@ -1,5 +1,3 @@
-`timescale 1ns / 1ps
-
 module hex_digits(
  input       clk_i, rst_i,
  input [4:0] hex0,     // Входной сигнал со значением цифры, выводимой на нулевой (самый правый) индикатор
--- a/units/testbench.sv
+++ b/units/testbench.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/modules/lab_02.alu.sv
+++ b/modules/lab_02.alu.sv
@@ -1,5 +1,3 @@
-`timescale 1 ps / 1 ps
-
 (* STRUCTURAL_NETLIST = "yes" *)
 module alu_riscv
   (alu_op_i,