MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-16 01:30:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Удаление timescale из всех предоставляемых модулей

Browse Source 
Поскольку студентам не рассказывается что это за конструкция и зачем
она используется, они не прописывают таймскейл в своих модулях.
Смесь модулей с таймскейлом и без него приводит к появлению множества
предупреждений, забивающих лог.
This commit is contained in:
Andrei Solodovnikov
2023-11-15 14:32:42 +03:00
parent ca6171cd54
commit 4be66525d6
20 changed files with 0 additions and 29 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
Labs/01. Adder/board files/nexys_adder.sv
View File

@@ -1,5 +1,3 @@
`timescale 1ns / 1ps
module nexys_adder( module nexys_adder(
input CLK100, input CLK100,
input resetn, input resetn,

1
Labs/01. Adder/tb_fulladder.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

1
Labs/01. Adder/tb_fulladder32.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

1
Labs/01. Adder/tb_fulladder4.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

2
Labs/02. Arithmetic-logic unit/board files/nexys_alu.sv
View File

@@ -1,5 +1,3 @@
`timescale 1ns / 1ps
module nexys_alu( module nexys_alu(
input CLK100, input CLK100,
input resetn, input resetn,

1
Labs/02. Arithmetic-logic unit/tb_miriscv_alu.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

2
Labs/03. Register file and memory/board files/nexys_rf_riscv.sv
View File

@@ -1,5 +1,3 @@
`timescale 1ns / 1ps
module nexys_rf_riscv( module nexys_rf_riscv(
input CLK100, input CLK100,
input resetn, input resetn,

1
Labs/03. Register file and memory/tb_data_mem.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

1
Labs/03. Register file and memory/tb_instr_mem.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

1
Labs/03. Register file and memory/tb_rf_riscv.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns/1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

2
Labs/04. Primitive programmable device/board files/nexys_cybercobra.sv
View File

@@ -1,5 +1,3 @@
`timescale 1ns / 1ps
module nexys_CYBERcobra_dz( module nexys_CYBERcobra_dz(
input CLK100, input CLK100,
input resetn, input resetn,

2
Labs/04. Primitive programmable device/board files/nexys_cybercobra_demo.sv
View File

@@ -1,5 +1,3 @@
`timescale 1ns / 1ps
module nexys_CYBERcobra( module nexys_CYBERcobra(
input CLK100, input CLK100,
input resetn, input resetn,

1
Labs/04. Primitive programmable device/tb_cybercobra.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

1
Labs/05. Main decoder/tb_decoder_riscv.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

2
Labs/06. Datapath/board files/nexys_riscv_unit.sv
View File

@@ -1,5 +1,3 @@
`timescale 1ns / 1ps
module nexys_riscv_unit( module nexys_riscv_unit(
input CLK100, input CLK100,
input resetn, input resetn,

1
Labs/06. Datapath/tb_riscv_unit.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

2
Labs/12. Peripheral units/PS2Receiver.v
View File

@@ -1,5 +1,3 @@
`timescale 1ns / 1ps
module PS2Receiver( module PS2Receiver(
input clk, input clk,
input kclk, input kclk,

2
Labs/12. Peripheral units/hex_digits.v
View File

@@ -1,5 +1,3 @@
`timescale 1ns / 1ps
module hex_digits( module hex_digits(
input clk_i, rst_i, input clk_i, rst_i,
input [4:0] hex0, // Входной сигнал со значением цифры, выводимой на нулевой (самый правый) индикатор input [4:0] hex0, // Входной сигнал со значением цифры, выводимой на нулевой (самый правый) индикатор

1
Labs/12. Peripheral units/testbench.sv
View File

@@ -1,4 +1,3 @@
`timescale 1ns / 1ps
////////////////////////////////////////////////////////////////////////////////// //////////////////////////////////////////////////////////////////////////////////
// Company: MIET // Company: MIET
// Engineer: Nikita Bulavin // Engineer: Nikita Bulavin

2
Labs/Made-up modules/lab_02.alu.sv
View File

@@ -1,5 +1,3 @@
`timescale 1 ps / 1 ps
(* STRUCTURAL_NETLIST = "yes" *) (* STRUCTURAL_NETLIST = "yes" *)
module alu_riscv module alu_riscv
(alu_op_i, (alu_op_i,