В тестбенче некорректно определялась инструкция SLT (она воспринималась как illegal_instr). Модель работала верно, и сравнения отрабатывали как надо, но в случае расхождения результатов проверяемого дизайна и модели, в логе выводилось что ошибка возникла на инструкции illegal_OP вместо SLT.
* WIP: APS cumulative update
* Update How FPGA works.md
* Перенос раздела "Последовательностная логика" в отдельный док
* Исправление картинки
* Исправление оформления индексов
* Переработка раздела Vivado Basics
* Добавление картинки в руководство по созданию проекта
* Исправление ссылок в анализе rtl
* Обновление изображения в sequential logic
* Исправление ссылок в bug hunting
* Исправление ссылок
* Рефактор руководства по прошивке ПЛИС
* Mass update
* Update fig_10
* Restore fig_02
* Переработка лабораторных работ, связанных с памятью
Существенно переработаны ЛР3 и ЛР7:
Из ЛР3 убрано задание реализовать память данных. Эта память
использовалась только студентами ИВТ и только в рамках одной лабы.
В итоге использовалась готовая память, и ничего не мешает использовать
ее с самого начала.
Задание по реализации памяти инструкций также претерпело изменения.
Теперь код памяти инструкций предоставляется сразу. Это объясняется тем,
что код модуля состоит в общем-то из 4х строк, на которые тратится
слишком много времени (с учетом добавления тестбенча и проверок).
Кроме того, использование готового кода позволяет дать модуль чуть
посложнее (с параметризацией размера).
По итогу правок, третья лабораторная работа превращается чисто в
лабораторную по написанию регистрового файла, что должно положительно
сказаться на кривой сложности лаб. После второй лабы происходит слишком
резкий скачок в объемах работы.
Соответственно, в связи с тем, что память данных больше не делается на
третьей лабе, дополнительная ЛР по памяти данных с byte enable
необходимо перенести до реализации тракта данных.
* ЛР3, 5, 6. Правки из ревью
* ЛР7. Добавление иллюстраций
Ранее давалось более простое правило:
"Используй неблокирующее присваивание во всех блоках always", которое
конфликтует с правилами, описанными в документе по присваиваниям.
Правила были обновлены, таким образом, чтобы сохранить простоту и
устранить конфликт.
Поскольку студентам не рассказывается что это за конструкция и зачем
она используется, они не прописывают таймскейл в своих модулях.
Смесь модулей с таймскейлом и без него приводит к появлению множества
предупреждений, забивающих лог.
