MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2026-01-08 20:15:33 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР1-3, 5, 10. Исправление орфографии и формулировок (#154)

Browse Source 
* Update README.md

исправлены две ошибки 
1)Ошибки:«увосьмиренной разрядности»
Лучше: «увосьмеренной разрядности» 
2)«Подробней»
Нормативно: «Подробнее».

* Update README.md

1) «…производить над входными данным…»
Правильно: «…производить над входными данными…» (Т.п., мн.ч.)
2) грамматика в формулировках условий таблиц:
«не входящим в эту таблицу» лучше: «не входящем» (о коде операции в ед. числе) (в двух строках одна и та же ошибка)

* Update README.md

logic [19:0] memory3 [15:0];  // объявлено
logic [19:0] memory3 [1:16];  // объявлено ещё
Имя memory3 используется дважды — это синтаксическая ошибка в реальном коде,второе объявление должно быть memory4 или другим именем.

* Унификация слова "подробнее".

* Ёфикация

* ЛР2. Уточнение формулировки

---------

Co-authored-by: Andrei Solodovnikov <voultboy@yandex.ru>
This commit is contained in:
irinamokeeva510-creator
2025-12-22 11:18:55 +03:00
committed by GitHub
parent fa5bb16bbd
commit e16fd228e6
7 changed files with 10 additions and 10 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
.github/Intro.md vendored
View File

@@ -151,7 +151,7 @@ Readme.md
Здесь находятся методические материалы ко всем 16 лабораторным работам, разложенные по соответствующим им папкам.
Практически в каждой такой папке находится файл формата _lab_xx.tb_xxx.sv_ — это файл с верификационным окружением для данной лабораторной работы. Такой файл необходимо добавлять в _Simulation Sources_ проекта (подробней в разделе _Vivado Basics_).
Практически в каждой такой папке находится файл формата _lab_xx.tb_xxx.sv_ — это файл с верификационным окружением для данной лабораторной работы. Такой файл необходимо добавлять в _Simulation Sources_ проекта (подробнее в разделе _Vivado Basics_).
Кроме того, в папке лабораторной работы могут находиться _xxx_pkg.sv_ и _xxx.mem_ файлы, содержащие соответственно параметры и данные, которыми необходимо проинициализировать память устройства. Такие файлы будет необходимо добавлять в _Design Sources_ проекта.

4
Labs/01. Adder/README.md
View File

@@ -190,7 +190,7 @@ _Рисунок 5. Схема 4-битного сумматора._
Как же реализовать модуль, состоящий из цепочки других модулей? Половину этой задачи мы уже сделали, когда писали тестбенч к 1-битному полусумматору в _Листинге 2_ — мы создавали модуль внутри другого модуля и подключали к нему провода. Теперь надо сделать то же самое, только с чуть большим числом модулей.
Описание 4-битного сумматора, сводится к описанию межсоединения четырёх экземпляров 1-битного сумматора. Подробней о том, как описывать создание экземпляров модулей рассказано в главе [Описание модулей на языке SystemVerilog](../../Basic%20Verilog%20structures/Modules.md#Иерархия-модулей), который вы изучали перед лабораторной работой.
Описание 4-битного сумматора, сводится к описанию межсоединения четырёх экземпляров 1-битного сумматора. Подробнее о том, как описывать создание экземпляров модулей рассказано в главе [Описание модулей на языке SystemVerilog](../../Basic%20Verilog%20structures/Modules.md#Иерархия-модулей), который вы изучали перед лабораторной работой.
![../../.pic/Labs/lab_01_adder/fig_06.png](../../.pic/Labs/lab_01_adder/fig_06.png)
@@ -280,7 +280,7 @@ example1 instance_array[7:0]( // Создается массив из 8 моду
// как есть ко всем модулям в массиве.
.c(C[7:0]), // Поскольку разрядность сигнала C не равна
// ни разрядности входа c, ни его увосьмиренной
// ни разрядности входа c, ни его увосьмерённой
// разрядности, мы должны выбрать такой диапазон
// бит, который будет удовлетворять одному из
// этих требований.

6
Labs/02. Arithmetic-logic unit/README.md
View File

@@ -1,6 +1,6 @@
# Лабораторная работа №2. Арифметико-логическое устройство
Так как основной задачей процессора является обработка цифровых данных, одним из его основных блоков является арифметико-логическое устройство (АЛУ). Задача АЛУ производить над входными данным арифметические и поразрядно логические операции.
Так как основной задачей процессора является обработка цифровых данных, одним из его основных блоков является арифметико-логическое устройство (АЛУ). Задача АЛУ производить над входными данными арифметические и поразрядно логические операции.
## Цель
@@ -234,7 +234,7 @@ endmodule
Для удобства чтения, список инструкций разбит на две таблицы.
В первой таблице перечислены операции, вычисляющие значение сигнала `result_o`. **При любом коде операции, не входящим в эту таблицу, сигнал `result_o` должен быть равен нулю**.
В первой таблице перечислены операции, вычисляющие значение сигнала `result_o`. **При получении АЛУ любого кода операции, не входящего в эту таблицу, сигнал `result_o` должен быть равен нулю**.
|Операция|={cmp, mod, opcode}|Выражение | Действие |
|--------|-------------------|-----------------------|-------------------------------------------------------|
@@ -251,7 +251,7 @@ endmodule
_Таблица 1. Список вычислительных операций._
Во второй таблице перечислены операции, вычисляющие значение сигнала `flag_o`. **При любом коде операции, не входящим в эту таблицу, сигнал flag_o должен быть равен нулю**.
Во второй таблице перечислены операции, вычисляющие значение сигнала `flag_o`. **При получении АЛУ любого кода операции, не входящего в эту таблицу, сигнал `flag_o` должен быть равен нулю**.
|Операция|={cmp, mod, opcode}| Выражение | Действие |
|--------|-------------------|----------------------|-----------------------------------|

2
Labs/03. Register file and memory/README.md
View File

@@ -100,7 +100,7 @@ logic [19:0] memory3 [15:0]; // memory3 будет такой же память
// лабораторных работ будет скорее минусом).
logic [19:0] memory3 [1:16]; // А вот memory3 хоть и совпадает по
logic [19:0] memory4 [1:16]; // А вот memory4 хоть и совпадает по
// размеру с предыдущими реализациями,
// но отличается по адресному пространству
// обращение по нулевому адресу выдаст

2
Labs/05. Main decoder/README.md
View File

@@ -151,7 +151,7 @@ _Таблица 2. Значения сигнала `mem_size_o` при пере
Сигнал, который должен принять значение `1`, в случае если пришла инструкция, которая не входит в список поддерживаемых процессором.
Это не единственное, что должен сделать декодер в подобной ситуации. Давайте разберем подробней, что должно происходить по приходу нелегальной инструкции.
Это не единственное, что должен сделать декодер в подобной ситуации. Давайте разберем подробнее, что должно происходить по приходу нелегальной инструкции.
## Обработка нелегальной инструкции

2
Labs/10. Interrupt subsystem/README.md
View File

@@ -97,7 +97,7 @@ _Рисунок 1. Распределение привилегий по уров
_Таблица 1. Список регистров, подлежащих реализации в рамках лабораторной работы [[6](https://github.com/riscv/riscv-isa-manual/releases/download/20240411/priv-isa-asciidoc.pdf), стр. 17]._
По адресу `0x304` должен располагаться регистр, позволяющий маскировать перехваты. Например, если на 5-ом входе системы прерывания генерируется прерывание, то процессор отреагирует на него только в том случае, если 5-ый бит регистра `mie` будет равен 1. Младшие 16 бит этого регистра спецификация RISC-V отводит под маскирование специальных системных прерываний [[6](https://github.com/riscv/riscv-isa-manual/releases/download/20240411/priv-isa-asciidoc.pdf), стр. 36], которые не будут поддерживаться нашим процессором (подробней об этом будет в описании регистра mcause). Поэтому в нашей процессорной системе мы будем использовать только старшие 16 бит регистра `mie`, которые отведены для нужд конкретной платформы.
По адресу `0x304` должен располагаться регистр, позволяющий маскировать перехваты. Например, если на 5-ом входе системы прерывания генерируется прерывание, то процессор отреагирует на него только в том случае, если 5-ый бит регистра `mie` будет равен 1. Младшие 16 бит этого регистра спецификация RISC-V отводит под маскирование специальных системных прерываний [[6](https://github.com/riscv/riscv-isa-manual/releases/download/20240411/priv-isa-asciidoc.pdf), стр. 36], которые не будут поддерживаться нашим процессором (подробнее об этом будет в описании регистра mcause). Поэтому в нашей процессорной системе мы будем использовать только старшие 16 бит регистра `mie`, которые отведены для нужд конкретной платформы.
По адресу `0x305` должен располагаться регистр `mtvec`, который состоит из двух полей: BASE[31:2] и MODE. Поле BASE хранит старшие 30 бит базового адреса обработчика перехвата (поскольку этот адрес должен быть всегда равен четырём, младшие два бита считаются равными нулю). Поле MODE кодирует тип системы прерывания:

2
README.md
View File

@@ -51,7 +51,7 @@ Readme.md
Здесь находятся методические материалы ко всем 16 лабораторным работам, разложенные по соответствующим им папкам.
Практически в каждой такой папке находится файл формата `lab_xx.tb_xxx.sv` — это файл с верификационным окружением для данной лабораторной работы. Такой файл необходимо добавлять в _Simulation Sources_ проекта (подробней в разделе _Vivado Basics_).
Практически в каждой такой папке находится файл формата `lab_xx.tb_xxx.sv` — это файл с верификационным окружением для данной лабораторной работы. Такой файл необходимо добавлять в _Simulation Sources_ проекта (подробнее в разделе _Vivado Basics_).
Кроме того, в папке лабораторной работы могут находиться `xxx_pkg.sv` и `xxx.mem` файлы, содержащие соответственно параметры и данные, которыми необходимо проинициализировать память устройства. Такие файлы будет необходимо добавлять в _Design Sources_ проекта.