4 Commits

Author	SHA1	Message	Date
Andrei Solodovnikov	4be66525d6	Удаление timescale из всех предоставляемых модулей ... Поскольку студентам не рассказывается что это за конструкция и зачем она используется, они не прописывают таймскейл в своих модулях. Смесь модулей с таймскейлом и без него приводит к появлению множества предупреждений, забивающих лог.	2023-11-15 14:32:42 +03:00
Andrei Solodovnikov	326ceb5baf	ЛР6. Исправление ссылки ... Fixes #20	2023-10-25 09:05:24 +03:00
Andrei Solodovnikov	91c4a73d60	Исправление ссылок на Verilog-файлы ... .v->.sv	2023-10-16 20:51:27 +03:00
Andrei Solodovnikov	f4c0960704	Initial commit	2023-09-07 17:06:55 +03:00