5 Commits

Author	SHA1	Message	Date
Andrei Solodovnikov	1da4ed0173	Перевод Verilog-кода на SystemVerilog	2023-11-15 14:47:47 +03:00
Andrei Solodovnikov	1b4f666e25	Удаление неинформативных строк из шапки модуля с комментариями	2023-11-15 14:34:03 +03:00
Andrei Solodovnikov	4be66525d6	Удаление timescale из всех предоставляемых модулей ... Поскольку студентам не рассказывается что это за конструкция и зачем она используется, они не прописывают таймскейл в своих модулях. Смесь модулей с таймскейлом и без него приводит к появлению множества предупреждений, забивающих лог.	2023-11-15 14:32:42 +03:00
Andrei Solodovnikov	e16cb09099	ЛР12. Обновление методички	2023-09-24 10:49:29 +03:00
Andrei Solodovnikov	182a848b43	Обновление структуры лаб	2023-09-10 21:09:13 +03:00