Удаление timescale из всех предоставляемых модулей

Поскольку студентам не рассказывается что это за конструкция и зачем она используется, они не прописывают таймскейл в своих модулях. Смесь модулей с таймскейлом и без него приводит к появлению множества предупреждений, забивающих лог.
2025-09-15 17:20:10 +00:00 · 2023-11-15 14:32:42 +03:00
parent ca6171cd54
commit 4be66525d6
20 changed files with 0 additions and 29 deletions
--- a/files/nexys_adder.sv
+++ b/files/nexys_adder.sv
@@ -1,5 +1,3 @@
-`timescale 1ns / 1ps
-
 module nexys_adder(
    input CLK100,
    input resetn,
--- a/Adder/tb_fulladder.sv
+++ b/Adder/tb_fulladder.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/Adder/tb_fulladder32.sv
+++ b/Adder/tb_fulladder32.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin
--- a/Adder/tb_fulladder4.sv
+++ b/Adder/tb_fulladder4.sv
@@ -1,4 +1,3 @@
-`timescale 1ns / 1ps
 //////////////////////////////////////////////////////////////////////////////////
 // Company: MIET
 // Engineer: Nikita Bulavin