Files
APS/.pic/Basic Verilog structures/modules/fig_01.drawio.svg
Andrei Solodovnikov 9739429d6e Синхронизация с правками публикуемого издания (#101)
* СП. Обновление предисловия

* СП. Обновление введения

* СП. Обновление лаб

* СП. Обновление доп материалов

* СП. Введение

* СП. Введение

* СП. ЛР№4, 15

* СП. Базовые конструкции Verilog

* Update Implementation steps.md

* СП. ЛР 4,5,7,8,14

* СП. ЛР№8

* Синхронизация правок

* СП. Финал

* Исправление ссылки на рисунок

* Обновление схемы

* Синхронизация правок

* Добавление белого фона .drawio-изображениям

* ЛР2. Исправление нумерации рисунка
2025-02-12 17:53:52 +03:00

8 lines
1.3 KiB
XML

<svg host="65bd71144e" xmlns="http://www.w3.org/2000/svg" xmlns:xlink="http://www.w3.org/1999/xlink" version="1.1" width="474px" height="253px" viewBox="-0.5 -0.5 474 253" content="&lt;mxfile scale=&quot;1&quot; border=&quot;20&quot;&gt;&lt;diagram name=&quot;Страница — 1&quot; id=&quot;sMkzfwMeaTspXCx-zENP&quot;&gt;1ZRNU4MwEEB/DXdIaKnXYlsvnnrwHGELGQPLpGkBf72BJHwUnamjHoQD8HZJsm8z8WhcNAfJqvwZUxAe8dPGo48eIYEfEP3oSGsIjR4MyCRPbdIIjvwd5vDCUzjPkEIUildzmGBZQqJmjEmJ9TzthGI+acUyWIBjwsSSvvBU5YZuSDTyJ+BZ7mYO1ra8V5a8ZRIvpZ3PI/TUXyZcMDeWb8A5ZynWE0R3Ho0lojJvRROD6NQ6a+a//RfRYd0SSnXPD7ZNVyYu4Fbcr0u1zkVfDXT5gUe3dc4VHCuWdNFaN1+zXBXChs9K4tvgjA4kRoGyH49u/O7WkRMXYsL3q32022rOZGI3RJe1rMgWeQWpoJkgW+EBsAAlW53ioqG13d5812NvqetIPumr3sh2T9n9lA1jj071i9X6uWL6HcX+vYqduBJL+B1L0XomiZBwISlcKgp/Lij8J4JW/urG0PpvDOnP8QToY5NTlu4+AA==&lt;/diagram&gt;&lt;/mxfile&gt;" style="background-color: rgb(255, 255, 255);">
<defs/>
<g>
<rect x="84" y="21" width="320" height="210" fill="#f5f7eb" stroke="#808080" stroke-width="3" pointer-events="all"/>
<rect x="20" y="105" width="4" height="4" fill="rgb(255, 255, 255)" stroke="none" pointer-events="all"/>
<rect x="449" y="107" width="4" height="4" fill="rgb(255, 255, 255)" stroke="none" pointer-events="all"/>
</g>
</svg>