footbooller a5397a4495 Translate Basic Verilog structures pictures to english

2026-06-24 01:05:44 +03:00

..

Basic Verilog structures

Translate Basic Verilog structures pictures to english

2026-06-24 01:05:44 +03:00

Introduction

Исправление выхода Q в схеме ячейки памяти

2025-10-27 12:22:17 +03:00

Labs

ЛР10. Исправление рисунка

2026-05-07 15:59:11 +03:00

Lectures

Обновление схем однотактного и конвейерного процессора в лекциях

2025-07-07 11:59:40 +03:00

Other

Обновление ip студ-сервера на иллюстрациях

2026-02-10 15:39:40 +03:00

README

Добавлен основной README

2023-09-15 12:04:38 +03:00

Vivado Basics

Дополнение руководства New project

2025-06-24 14:21:27 +03:00