mirror of
https://github.com/MPSU/APS.git
synced 2025-09-15 17:20:10 +00:00
6c4a03b68a
Добавлена начальная страница с порядком выполнения лаб, чтобы первой была страница без пикч. Шаги с компиляцией всех зависимостей заменены на скачивание готового бинаря, что сокращает время развертывания до 1 минуты.
51 lines
3.3 KiB
Markdown
51 lines
3.3 KiB
Markdown
# Summary
|
|
|
|
[Порядок выполнения лабораторных работ для групп](index.md)
|
|
[Что такое Язык Описания Аппаратуры](Introduction/What%20is%20HDL.md)
|
|
[Как работает ПЛИС](Introduction/How%20FPGA%20works.md)
|
|
|
|
---
|
|
|
|
# Цикл лабораторных работ
|
|
|
|
- [Лабораторная №1. Сумматор](Labs/01.%20Adder/README.md)
|
|
- [Лабораторная №2. АЛУ](Labs/02.%20Arithmetic-logic%20unit/README.md)
|
|
- [Лабораторная №3. Регистровый файл и внешняя память](Labs/03.%20Register%20file%20and%20memory/README.md)
|
|
- [Лабораторная №4. Простейшее программируемое устройство](Labs/04.%20Primitive%20programmable%20device/README.md)
|
|
- [Лабораторная №5. Основной дешифратор](Labs/05.%20Main%20decoder/README.md)
|
|
- [Лабораторная №6. Тракт данных](Labs/06.%20Datapath/README.md)
|
|
- [Лабораторная №7. Внешняя память]()
|
|
- [Лабораторная №8. Блок загрузки и сохранения](Labs/08.%20Load-store%20unit/README.md)
|
|
- [Лабораторная №9. Интеграция LSU](Labs/09.%20LSU%20Integration/README.md)
|
|
- [Лабораторная №10. Подсистема прерываний](Labs/10.%20Interrupt%20subsystem/README.md)
|
|
- [Лабораторная №11. Интеграция подсистемы прерываний](Labs/11.%20Interrupt%20integration/README.md)
|
|
- [Лабораторная №12. Периферийные устройства](Labs/12.%20Peripheral%20units/README.md)
|
|
- [Лабораторная №13. Программирование](Labs/13.%20Programming/README.md)
|
|
|
|
---
|
|
|
|
# Базовые структуры языка SystemVerilog
|
|
|
|
- [Модули](Basic%20Verilog%20structures/Modules.md)
|
|
- [Мультиплексоры](Basic%20Verilog%20structures/Multiplexors.md)
|
|
- [Регистры](Basic%20Verilog%20structures/Registers.md)
|
|
- [Конкатенация](Basic%20Verilog%20structures/Concatenation.md)
|
|
- [Контроллеры](Basic%20Verilog%20structures/Controllers.md)
|
|
- [Тестовое окружение](Basic%20Verilog%20structures/Testbench.md)
|
|
|
|
---
|
|
|
|
# Основы Vivado
|
|
|
|
- [Руководство по установке Vivado](Vivado%20Basics/Install%20Vivado.md)
|
|
- [Создание проекта в Vivado](Vivado%20Basics/Vivado%20trainer.md)
|
|
- [Структура директорий в проекте Vivado](Vivado%20Basics/Folder%20Structure%20In%20The%20Project.md)
|
|
- [Как сгенерировать схему](Vivado%20Basics/How%20to%20open%20a%20schematic.md)
|
|
- [Ошибки элаборации](Vivado%20Basics/Elaboration%20failed.md)
|
|
- [Шаги имплементации](Vivado%20Basics/Implementation%20steps.md)
|
|
- [Запуск симуляции](Vivado%20Basics/Run%20Simulation.md)
|
|
- [Руководство по поиску ошибок](Vivado%20Basics/Debug%20manual.md)
|
|
- [Руководство по прошивке ПЛИС](Vivado%20Basics/Program%20nexys%20a7.md)
|
|
- [Заголовочные файлы в Verilog](Vivado%20Basics/Verilog%20Header.md)
|
|
- [Как добавить файл, инициализирующий память](Vivado%20Basics/How%20to%20add%20a%20mem-file.md)
|