MPSU/APS

mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00

Files

Andrei Solodovnikov a47e4d441c ЛР3,7,12. Убрано использование магических констант при работе с памятью

Данная логика не используется в реальных проектах и добавляет большие
мультиплексоры, отрицательно сказывающиеся на таймингах схемы.

2023-11-15 17:59:41 +03:00

Concatenation.md

Initial commit

2023-09-07 17:06:55 +03:00

Controllers.md

2023-11-15 17:59:41 +03:00

Modules.md

Initial commit

2023-09-07 17:06:55 +03:00

Multiplexors.md

Update Multiplexors.md

2023-11-01 16:04:53 +03:00

README.md

Initial commit

2023-09-07 17:06:55 +03:00

Registers.md

Initial commit

2023-09-07 17:06:55 +03:00

Testbench.md

Initial commit

2023-09-07 17:06:55 +03:00

Verilog syntax.md

Initial commit

2023-09-07 17:06:55 +03:00

Базовые конструкции языка Verilog

Данные файлы содержат информацию, овладев которой вы сможете без труда выполнить первые лабораторные работы. Порядок изучения следующий:

Для первой лабораторной работы необходимо разобраться как описывается базовый модуль и комбинационная логика, построенная на непрерывном присваивании. Этому посвящен документ Modules.md.
Для выполнения второй лабораторной работы необходимо уметь писать базовый модуль (см. пункт 1) и описывать такой комбинационный блок, как мультиплексор. Этому посвящен документ Multiplexors.md.
Для выполнения третьей лабораторной работы в дополнение к предыдущим добавляется знание по описанию базовой ячейки памяти — регистру, и способу группировки сигналов (конкатенации). Этому посвящены документы Registers.md и Concatenation.md соответственно.

Для выполнения всех последующих лаб необходимы знания по всем этим документам.

Желаю успехов при подготовке к лабораторным работам!