mirror of
https://github.com/MPSU/APS.git
synced 2025-09-15 17:20:10 +00:00
85883858ac
* Переработка лабораторных работ, связанных с памятью Существенно переработаны ЛР3 и ЛР7: Из ЛР3 убрано задание реализовать память данных. Эта память использовалась только студентами ИВТ и только в рамках одной лабы. В итоге использовалась готовая память, и ничего не мешает использовать ее с самого начала. Задание по реализации памяти инструкций также претерпело изменения. Теперь код памяти инструкций предоставляется сразу. Это объясняется тем, что код модуля состоит в общем-то из 4х строк, на которые тратится слишком много времени (с учетом добавления тестбенча и проверок). Кроме того, использование готового кода позволяет дать модуль чуть посложнее (с параметризацией размера). По итогу правок, третья лабораторная работа превращается чисто в лабораторную по написанию регистрового файла, что должно положительно сказаться на кривой сложности лаб. После второй лабы происходит слишком резкий скачок в объемах работы. Соответственно, в связи с тем, что память данных больше не делается на третьей лабе, дополнительная ЛР по памяти данных с byte enable необходимо перенести до реализации тракта данных. * ЛР3, 5, 6. Правки из ревью * ЛР7. Добавление иллюстраций
65 lines
4.0 KiB
Markdown
65 lines
4.0 KiB
Markdown
# Summary
|
||
|
||
[Порядок выполнения лабораторных работ для групп](index.md)
|
||
[Предисловие](Intro.md)
|
||
|
||
---
|
||
|
||
# Введение
|
||
|
||
- [О данном разделе](Introduction/README.md)
|
||
- [Что такое Язык Описания Аппаратуры](Introduction/What%20is%20HDL.md)
|
||
- [Как работает ПЛИС](Introduction/How%20FPGA%20works.md)
|
||
- [Этапы реализации проекта в ПЛИС](Introduction/Implementation%20steps.md)
|
||
|
||
---
|
||
|
||
# Лабораторные работы
|
||
|
||
- [Лабораторная №1. Сумматор](Labs/01.%20Adder/README.md)
|
||
- [Лабораторная №2. АЛУ](Labs/02.%20Arithmetic-logic%20unit/README.md)
|
||
- [Лабораторная №3. Регистровый файл и внешняя память](Labs/03.%20Register%20file%20and%20memory/README.md)
|
||
- [Лабораторная №4. Простейшее программируемое устройство](Labs/04.%20Primitive%20programmable%20device/README.md)
|
||
- [Лабораторная №5. Основной дешифратор](Labs/05.%20Main%20decoder/README.md)
|
||
- [Лабораторная №6. Основная память](Labs/06.%20Main%20memory/README.md)
|
||
- [Лабораторная №7. Тракт данных](Labs/07.%20Datapath/README.md)
|
||
- [Лабораторная №8. Блок загрузки и сохранения](Labs/08.%20Load-store%20unit/README.md)
|
||
- [Лабораторная №9. Интеграция LSU](Labs/09.%20LSU%20Integration/README.md)
|
||
- [Лабораторная №10. Подсистема прерываний](Labs/10.%20Interrupt%20subsystem/README.md)
|
||
- [Лабораторная №11. Интеграция подсистемы прерываний](Labs/11.%20Interrupt%20integration/README.md)
|
||
- [Лабораторная №12. Дейзи-цепочка](Labs/12.%20Daisy%20chain/README.md)
|
||
- [Лабораторная №13. Периферийные устройства](Labs/13.%20Peripheral%20units/README.md)
|
||
- [Лабораторная №14. Программирование](Labs/14.%20Programming/README.md)
|
||
- [Лабораторная №15. Программатор](Labs/15.%20Programming%20device/README.md)
|
||
- [Лабораторная №16. Оценка производительности](Labs/16.%20Coremark/README.md)
|
||
|
||
---
|
||
|
||
# Базовые конструкции SystemVerilog
|
||
|
||
- [Описание раздела](Basic%20Verilog%20structures/README.md)
|
||
- [Модули](Basic%20Verilog%20structures/Modules.md)
|
||
- [Мультиплексоры](Basic%20Verilog%20structures/Multiplexors.md)
|
||
- [Регистры](Basic%20Verilog%20structures/Registers.md)
|
||
- [Конкатенация](Basic%20Verilog%20structures/Concatenation.md)
|
||
- [Защелки](Basic%20Verilog%20structures/Latches.md)
|
||
- [О различиях между блокирующими и неблокирующими присваиваниями](Basic%20Verilog%20structures/Assignments.md)
|
||
- [Контроллеры](Basic%20Verilog%20structures/Controllers.md)
|
||
|
||
---
|
||
|
||
# Основы Vivado
|
||
|
||
- [Создание проекта в Vivado](Vivado%20Basics/Vivado%20trainer.md)
|
||
- [Взаимодействие с окном исходников проекта Vivado](Vivado%20Basics/How%20to%20use%20Source%20Window.md)
|
||
- [Как сгенерировать логическую схему](Vivado%20Basics/How%20to%20open%20a%20schematic.md)
|
||
- [Ошибки элаборации](Vivado%20Basics/Elaboration%20failed.md)
|
||
- [Запуск симуляции](Vivado%20Basics/Run%20Simulation.md)
|
||
- [Руководство по поиску ошибок](Vivado%20Basics/Debug%20manual.md)
|
||
- [Руководство по прошивке ПЛИС](Vivado%20Basics/How%20to%20program%20an%20fpga%20board.md)
|
||
|
||
# Дополнительные материалы
|
||
|
||
- [RV32I - Стандартный набор целочисленных инструкций RISC-V](Other/rv32i.md)
|
||
- [Список типичных ошибок при работе с Vivado и SystemVerilog](Other/FAQ.md)
|