MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Initial commit

Browse Source
This commit is contained in:
Andrei Solodovnikov
2023-09-07 17:04:37 +03:00
commit f4c0960704
334 changed files with 36105 additions and 0 deletions
Download Patch File Download Diff File Expand all files Collapse all files

12
Basic Verilog structures/README.md Normal file
View File

@@ -0,0 +1,12 @@
# Базовые конструкции языка Verilog
Данные файлы содержат информацию, овладев которой вы сможете без труда выполнить первые лабораторные работы.
Порядок изучения следующий:
1. Для первой лабораторной работы необходимо разобраться как описывается базовый модуль и [комбинационная логика](https://ru.wikipedia.org/wiki/%D0%9A%D0%BE%D0%BC%D0%B1%D0%B8%D0%BD%D0%B0%D1%86%D0%B8%D0%BE%D0%BD%D0%BD%D0%B0%D1%8F_%D0%BB%D0%BE%D0%B3%D0%B8%D0%BA%D0%B0), построенная на непрерывном присваивании. Этому посвящен документ [Modules.md](Modules.md).
2. Для выполнения второй лабораторной работы необходимо уметь писать базовый модуль (см. пункт 1) и описывать такой комбинационный блок, как [мультиплексор](https://ru.wikipedia.org/wiki/%D0%9C%D1%83%D0%BB%D1%8C%D1%82%D0%B8%D0%BF%D0%BB%D0%B5%D0%BA%D1%81%D0%BE%D1%80_%28%D1%8D%D0%BB%D0%B5%D0%BA%D1%82%D1%80%D0%BE%D0%BD%D0%B8%D0%BA%D0%B0%29). Этому посвящен документ [Multiplexors.md](./Multiplexors.md).
3. Для выполнения третьей лабораторной работы в дополнение к предыдущим добавляется знание по описанию базовой ячейки памяти — регистру, и способу группировки сигналов (конкатенации). Этому посвящены документы [Registers.md](./Registers.md) и [Concatenation.md](./Concatenation.md) соответственно.
Для выполнения всех последующих лаб необходимы знания по всем этим документам.
Желаю успехов при подготовке к лабораторным работам!