MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР1. Добавление в задание прототипа однобитного сумматора

Browse Source
This commit is contained in:
Andrei Solodovnikov
2024-02-09 10:25:49 +03:00
committed by GitHub
parent fb26fc9f20
commit e94a6c7cff
1 changed files with 13 additions and 1 deletions
Download Patch File Download Diff File Expand all files Collapse all files

14
Labs/01. Adder/README.md
View File

@@ -225,7 +225,19 @@ _Рисунок 6. Схема четырехбитного сумматора,
## Задание
Вам необходимо реализовать полный 32-разрядный сумматор. Соединять вручную 32 однотипных модуля чревато усталостью и ошибками, поэтому можно сначала создать 4-разрядный сумматор (либо другой разрядности), а затем из набора 4-разрядных сумматоров сделать 32-битный.
Опишите полный однобитный сумматор, схема которого представлена на _[Рис. 2](../../.pic/Labs/lab_01_adder/fig_02.drawio.svg)_. Прототип модуля следующий:
```SystemVerilog
module fulladder(
input logic a_i,
input logic b_i,
input logic carry_i,
output logic sum_o,
output logic carry_o
);
```
Далее, вам необходимо реализовать полный 32-разрядный сумматор. Соединять вручную 32 однотипных модуля чревато усталостью и ошибками, поэтому можно сначала создать 4-разрядный сумматор (либо другой разрядности), а затем из набора 4-разрядных сумматоров сделать 32-битный.
Модуль должен быть описан в соответствии со следующим прототипом: