From e94a6c7cff7a97961abad87e46f75e54e1cf71d9 Mon Sep 17 00:00:00 2001 From: Andrei Solodovnikov Date: Fri, 9 Feb 2024 10:25:49 +0300 Subject: [PATCH] =?UTF-8?q?=D0=9B=D0=A01.=20=D0=94=D0=BE=D0=B1=D0=B0=D0=B2?= =?UTF-8?q?=D0=BB=D0=B5=D0=BD=D0=B8=D0=B5=20=D0=B2=20=D0=B7=D0=B0=D0=B4?= =?UTF-8?q?=D0=B0=D0=BD=D0=B8=D0=B5=20=D0=BF=D1=80=D0=BE=D1=82=D0=BE=D1=82?= =?UTF-8?q?=D0=B8=D0=BF=D0=B0=20=D0=BE=D0=B4=D0=BD=D0=BE=D0=B1=D0=B8=D1=82?= =?UTF-8?q?=D0=BD=D0=BE=D0=B3=D0=BE=20=D1=81=D1=83=D0=BC=D0=BC=D0=B0=D1=82?= =?UTF-8?q?=D0=BE=D1=80=D0=B0?= MIME-Version: 1.0 Content-Type: text/plain; charset=UTF-8 Content-Transfer-Encoding: 8bit --- Labs/01. Adder/README.md | 14 +++++++++++++- 1 file changed, 13 insertions(+), 1 deletion(-) diff --git a/Labs/01. Adder/README.md b/Labs/01. Adder/README.md index d190c8f..63518b3 100644 --- a/Labs/01. Adder/README.md +++ b/Labs/01. Adder/README.md @@ -225,7 +225,19 @@ _Рисунок 6. Схема четырехбитного сумматора, ## Задание -Вам необходимо реализовать полный 32-разрядный сумматор. Соединять вручную 32 однотипных модуля чревато усталостью и ошибками, поэтому можно сначала создать 4-разрядный сумматор (либо другой разрядности), а затем из набора 4-разрядных сумматоров сделать 32-битный. +Опишите полный однобитный сумматор, схема которого представлена на _[Рис. 2](../../.pic/Labs/lab_01_adder/fig_02.drawio.svg)_. Прототип модуля следующий: + +```SystemVerilog +module fulladder( + input logic a_i, + input logic b_i, + input logic carry_i, + output logic sum_o, + output logic carry_o +); +``` + +Далее, вам необходимо реализовать полный 32-разрядный сумматор. Соединять вручную 32 однотипных модуля чревато усталостью и ошибками, поэтому можно сначала создать 4-разрядный сумматор (либо другой разрядности), а затем из набора 4-разрядных сумматоров сделать 32-битный. Модуль должен быть описан в соответствии со следующим прототипом: