MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2026-01-11 05:05:32 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР1-3, 5, 10. Исправление орфографии и формулировок (#154)

Browse Source 
* Update README.md

исправлены две ошибки 
1)Ошибки:«увосьмиренной разрядности»
Лучше: «увосьмеренной разрядности» 
2)«Подробней»
Нормативно: «Подробнее».

* Update README.md

1) «…производить над входными данным…»
Правильно: «…производить над входными данными…» (Т.п., мн.ч.)
2) грамматика в формулировках условий таблиц:
«не входящим в эту таблицу» лучше: «не входящем» (о коде операции в ед. числе) (в двух строках одна и та же ошибка)

* Update README.md

logic [19:0] memory3 [15:0];  // объявлено
logic [19:0] memory3 [1:16];  // объявлено ещё
Имя memory3 используется дважды — это синтаксическая ошибка в реальном коде,второе объявление должно быть memory4 или другим именем.

* Унификация слова "подробнее".

* Ёфикация

* ЛР2. Уточнение формулировки

---------

Co-authored-by: Andrei Solodovnikov <voultboy@yandex.ru>
This commit is contained in:
irinamokeeva510-creator
2025-12-22 11:18:55 +03:00
committed by GitHub
parent fa5bb16bbd
commit e16fd228e6
7 changed files with 10 additions and 10 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
Labs/10. Interrupt subsystem/README.md
View File

@@ -97,7 +97,7 @@ _Рисунок 1. Распределение привилегий по уров
_Таблица 1. Список регистров, подлежащих реализации в рамках лабораторной работы [[6](https://github.com/riscv/riscv-isa-manual/releases/download/20240411/priv-isa-asciidoc.pdf), стр. 17]._
По адресу `0x304` должен располагаться регистр, позволяющий маскировать перехваты. Например, если на 5-ом входе системы прерывания генерируется прерывание, то процессор отреагирует на него только в том случае, если 5-ый бит регистра `mie` будет равен 1. Младшие 16 бит этого регистра спецификация RISC-V отводит под маскирование специальных системных прерываний [[6](https://github.com/riscv/riscv-isa-manual/releases/download/20240411/priv-isa-asciidoc.pdf), стр. 36], которые не будут поддерживаться нашим процессором (подробней об этом будет в описании регистра mcause). Поэтому в нашей процессорной системе мы будем использовать только старшие 16 бит регистра `mie`, которые отведены для нужд конкретной платформы.
По адресу `0x304` должен располагаться регистр, позволяющий маскировать перехваты. Например, если на 5-ом входе системы прерывания генерируется прерывание, то процессор отреагирует на него только в том случае, если 5-ый бит регистра `mie` будет равен 1. Младшие 16 бит этого регистра спецификация RISC-V отводит под маскирование специальных системных прерываний [[6](https://github.com/riscv/riscv-isa-manual/releases/download/20240411/priv-isa-asciidoc.pdf), стр. 36], которые не будут поддерживаться нашим процессором (подробнее об этом будет в описании регистра mcause). Поэтому в нашей процессорной системе мы будем использовать только старшие 16 бит регистра `mie`, которые отведены для нужд конкретной платформы.
По адресу `0x305` должен располагаться регистр `mtvec`, который состоит из двух полей: BASE[31:2] и MODE. Поле BASE хранит старшие 30 бит базового адреса обработчика перехвата (поскольку этот адрес должен быть всегда равен четырём, младшие два бита считаются равными нулю). Поле MODE кодирует тип системы прерывания: