MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2026-01-11 13:15:32 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР1-3, 5, 10. Исправление орфографии и формулировок (#154)

Browse Source 
* Update README.md

исправлены две ошибки 
1)Ошибки:«увосьмиренной разрядности»
Лучше: «увосьмеренной разрядности» 
2)«Подробней»
Нормативно: «Подробнее».

* Update README.md

1) «…производить над входными данным…»
Правильно: «…производить над входными данными…» (Т.п., мн.ч.)
2) грамматика в формулировках условий таблиц:
«не входящим в эту таблицу» лучше: «не входящем» (о коде операции в ед. числе) (в двух строках одна и та же ошибка)

* Update README.md

logic [19:0] memory3 [15:0];  // объявлено
logic [19:0] memory3 [1:16];  // объявлено ещё
Имя memory3 используется дважды — это синтаксическая ошибка в реальном коде,второе объявление должно быть memory4 или другим именем.

* Унификация слова "подробнее".

* Ёфикация

* ЛР2. Уточнение формулировки

---------

Co-authored-by: Andrei Solodovnikov <voultboy@yandex.ru>
This commit is contained in:
irinamokeeva510-creator
2025-12-22 11:18:55 +03:00
committed by GitHub
parent fa5bb16bbd
commit e16fd228e6
7 changed files with 10 additions and 10 deletions
Download Patch File Download Diff File Expand all files Collapse all files

4
Labs/01. Adder/README.md
View File

@@ -190,7 +190,7 @@ _Рисунок 5. Схема 4-битного сумматора._
Как же реализовать модуль, состоящий из цепочки других модулей? Половину этой задачи мы уже сделали, когда писали тестбенч к 1-битному полусумматору в _Листинге 2_ — мы создавали модуль внутри другого модуля и подключали к нему провода. Теперь надо сделать то же самое, только с чуть большим числом модулей.
Описание 4-битного сумматора, сводится к описанию межсоединения четырёх экземпляров 1-битного сумматора. Подробней о том, как описывать создание экземпляров модулей рассказано в главе [Описание модулей на языке SystemVerilog](../../Basic%20Verilog%20structures/Modules.md#Иерархия-модулей), который вы изучали перед лабораторной работой.
Описание 4-битного сумматора, сводится к описанию межсоединения четырёх экземпляров 1-битного сумматора. Подробнее о том, как описывать создание экземпляров модулей рассказано в главе [Описание модулей на языке SystemVerilog](../../Basic%20Verilog%20structures/Modules.md#Иерархия-модулей), который вы изучали перед лабораторной работой.
![../../.pic/Labs/lab_01_adder/fig_06.png](../../.pic/Labs/lab_01_adder/fig_06.png)
@@ -280,7 +280,7 @@ example1 instance_array[7:0]( // Создается массив из 8 моду
// как есть ко всем модулям в массиве.
.c(C[7:0]), // Поскольку разрядность сигнала C не равна
// ни разрядности входа c, ни его увосьмиренной
// ни разрядности входа c, ни его увосьмерённой
// разрядности, мы должны выбрать такой диапазон
// бит, который будет удовлетворять одному из
// этих требований.