MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Хотфиксы #88

Browse Source
This commit is contained in:
Andrei Solodovnikov
2024-06-26 11:54:37 +03:00
parent f5ee6df349
commit cdaa649e58
1 changed files with 3 additions and 3 deletions
Download Patch File Download Diff File Expand all files Collapse all files

6
Introduction/How FPGA works.md
View File

@@ -11,7 +11,7 @@
- [D-триггеры](#d-триггеры)
- [Арифметика](#арифметика)
- [Логическая ячейка](#логическая-ячейка)
- [Сеть межсоединений](#сеть-межсоединений)
- [Сеть межсоединений](#сеть-межсоединений)
- [Выводы](#выводы)
- [Источники](#источники)
@@ -217,7 +217,7 @@ _Рисунок 16. Реализация полного однобитного
Вторым важным элементом является **логический блок** (обычно состоящих из **логических ячеек** или **логических элементов**, но для простоты мы отождествим все эти термины).
Логический блок содержит одну или несколько **LUT**, **арифметический блок**, и один или несколько **D-триггеров**, которые соединены между собой некоторым количеством мультиплексоров.
На _рис. 16_ представлена схема того, как может выглядеть **логический блок**:
На _рис. 17_ представлена схема того, как может выглядеть **логический блок**:
![../.pic/Labs/lab_03_memory/fig_02.png](../.pic/Labs/lab_03_memory/fig_02.png)
@@ -246,7 +246,7 @@ _Рисунок 18. Пример использования логической
Помимо логических блоков, в ПЛИС есть и другие примитивы: **Блочная память**, **блоки умножителей** и т.п.
### Сеть межсоединений
## Сеть межсоединений
Для того, чтобы разобраться как управлять межсоединением логических блоков, рассмотрим рис. 19, входящий в [патент](https://patents.google.com/patent/US4870302A) на ПЛИС[[4]()].