MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 09:10:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Update Modules.md

Browse Source
This commit is contained in:
Andrei Solodovnikov
2025-07-10 11:36:10 +03:00
committed by GitHub
parent 5498bc74e3
commit ba237f6e4b
1 changed files with 1 additions and 1 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
Basic Verilog structures/Modules.md
View File

@@ -84,7 +84,7 @@ endmodule
```
> [!IMPORTANT]
> Обратите внимание, что объявление сигнала типа `logic` нельзя объединять с непрерывным присваиванием этому сигналу. Иными словами, описанный выше сигнал `c` нельзя описать одной строчкой `logic c = a`. Данное выражение будет синтезировано, но оно означает лишь, что в момент создания сигнала `c`, ему будет присвоено значение сигнала `a`. Дальнейшие изменения в значении сигнала `a` никак не отразятся на значении сигнала `c` — именно для этого нужен оператор непрерывного присваивания `assign`.
> Обратите внимание, что объявление сигнала типа `logic` нельзя объединять с непрерывным присваиванием этому сигналу. Иными словами, описанный выше сигнал `c` нельзя описать одной строчкой `logic c = a`. Данное выражение не содержит синтаксической ошибки, но оно означает лишь, что в момент создания сигнала `c`, ему будет присвоено значение сигнала `a`. Дальнейшие изменения в значении сигнала `a` никак не отразятся на значении сигнала `c` — именно для этого нужен оператор непрерывного присваивания `assign`.
Стоит, однако, заметить, что аналогия со спайкой проводов имеет свои недостатки: после неё некоторые студенты начинают думать, что расположение "спаиваемых" сигналов относительно знака равно не имеет значения, однако это не так.