From ba237f6e4b2ee67832027c5bb32cef59cf9aa479 Mon Sep 17 00:00:00 2001 From: Andrei Solodovnikov Date: Thu, 10 Jul 2025 11:36:10 +0300 Subject: [PATCH] Update Modules.md --- Basic Verilog structures/Modules.md | 2 +- 1 file changed, 1 insertion(+), 1 deletion(-) diff --git a/Basic Verilog structures/Modules.md b/Basic Verilog structures/Modules.md index e421ac0..95e2530 100644 --- a/Basic Verilog structures/Modules.md +++ b/Basic Verilog structures/Modules.md @@ -84,7 +84,7 @@ endmodule ``` > [!IMPORTANT] -> Обратите внимание, что объявление сигнала типа `logic` нельзя объединять с непрерывным присваиванием этому сигналу. Иными словами, описанный выше сигнал `c` нельзя описать одной строчкой `logic c = a`. Данное выражение будет синтезировано, но оно означает лишь, что в момент создания сигнала `c`, ему будет присвоено значение сигнала `a`. Дальнейшие изменения в значении сигнала `a` никак не отразятся на значении сигнала `c` — именно для этого нужен оператор непрерывного присваивания `assign`. +> Обратите внимание, что объявление сигнала типа `logic` нельзя объединять с непрерывным присваиванием этому сигналу. Иными словами, описанный выше сигнал `c` нельзя описать одной строчкой `logic c = a`. Данное выражение не содержит синтаксической ошибки, но оно означает лишь, что в момент создания сигнала `c`, ему будет присвоено значение сигнала `a`. Дальнейшие изменения в значении сигнала `a` никак не отразятся на значении сигнала `c` — именно для этого нужен оператор непрерывного присваивания `assign`. Стоит, однако, заметить, что аналогия со спайкой проводов имеет свои недостатки: после неё некоторые студенты начинают думать, что расположение "спаиваемых" сигналов относительно знака равно не имеет значения, однако это не так.