MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-16 01:30:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР12. Удаление сигналов ready, фикс разрядности бодрейт

Browse Source
This commit is contained in:
Andrei Solodovnikov
2023-11-28 17:33:02 +03:00
parent 7e3120c349
commit a3587601b2
1 changed files with 4 additions and 7 deletions
Download Patch File Download Diff File Expand all files Collapse all files

11
Labs/12. Peripheral units/README.md
View File

@@ -223,7 +223,6 @@ module sw_sb_ctrl(
input logic [31:0] write_data_i, // не используется, добавлен для input logic [31:0] write_data_i, // не используется, добавлен для
// совместимости с системной шиной // совместимости с системной шиной
output logic [31:0] read_data_o, output logic [31:0] read_data_o,
output logic ready_o,
/* /*
Часть интерфейса модуля, отвечающая за отправку запросов на прерывание Часть интерфейса модуля, отвечающая за отправку запросов на прерывание
@@ -334,7 +333,6 @@ module ps2_sb_ctrl(
input logic [31:0] write_data_i, input logic [31:0] write_data_i,
input logic write_enable_i, input logic write_enable_i,
output logic [31:0] read_data_o, output logic [31:0] read_data_o,
output logic ready_o,
/* /*
Часть интерфейса модуля, отвечающая за отправку запросов на прерывание Часть интерфейса модуля, отвечающая за отправку запросов на прерывание
@@ -426,7 +424,6 @@ module hex_sb_ctrl(
input logic [31:0] write_data_i, input logic [31:0] write_data_i,
input logic write_enable_i, input logic write_enable_i,
output logic [31:0] read_data_o, output logic [31:0] read_data_o,
output logic ready_o,
/* /*
Часть интерфейса модуля, отвечающая за подключение к модулю, Часть интерфейса модуля, отвечающая за подключение к модулю,
@@ -483,7 +480,7 @@ module uart_rx (
input logic rx_i, // Сигнал линии, подключенной к выводу ПЛИС, input logic rx_i, // Сигнал линии, подключенной к выводу ПЛИС,
// по которой будут приниматься данные // по которой будут приниматься данные
output logic busy_o, // Сигнал о том, что модуль занят приемом данных output logic busy_o, // Сигнал о том, что модуль занят приемом данных
input logic [15:0] baudrate_i, // Настройка скорости передачи данных input logic [16:0] baudrate_i, // Настройка скорости передачи данных
input logic parity_en_i,// Настройка контроля целостности через бит четности input logic parity_en_i,// Настройка контроля целостности через бит четности
input logic stopbit_i, // Настройка длины стопового бита input logic stopbit_i, // Настройка длины стопового бита
output logic [7:0] rx_data_o, // Принятые данные output logic [7:0] rx_data_o, // Принятые данные
@@ -500,7 +497,7 @@ module uart_tx (
output logic tx_o, // Сигнал линии, подключенной к выводу ПЛИС, output logic tx_o, // Сигнал линии, подключенной к выводу ПЛИС,
// по которой будут отправляться данные // по которой будут отправляться данные
output logic busy_o, // Сигнал о том, что модуль занят передачей данных output logic busy_o, // Сигнал о том, что модуль занят передачей данных
input logic [15:0] baudrate_i, // Настройка скорости передачи данных input logic [16:0] baudrate_i, // Настройка скорости передачи данных
input logic parity_en_i,// Настройка контроля целостности через бит четности input logic parity_en_i,// Настройка контроля целостности через бит четности
input logic stopbit_i, // Настройка длины стопового бита input logic stopbit_i, // Настройка длины стопового бита
input logic [7:0] tx_data_i, // Отправляемые данные input logic [7:0] tx_data_i, // Отправляемые данные
@@ -541,7 +538,7 @@ module uart_rx_sb_ctrl(
); );
logic busy; logic busy;
logic [15:0] baudrate; logic [16:0] baudrate;
logic parity_en; logic parity_en;
logic stopbit; logic stopbit;
logic [7:0] data; logic [7:0] data;
@@ -571,7 +568,7 @@ module uart_tx_sb_ctrl(
); );
logic busy; logic busy;
logic [15:0] baudrate; logic [16:0] baudrate;
logic parity_en; logic parity_en;
logic stopbit; logic stopbit;
logic [7:0] data; logic [7:0] data;