Исправление ссылок на Verilog-файлы

.v->.sv
This commit is contained in:
Andrei Solodovnikov
2023-10-16 20:51:27 +03:00
parent 428419f7d4
commit 91c4a73d60
3 changed files with 4 additions and 4 deletions

View File

@@ -2,4 +2,4 @@
Если вы не понимаете, что лежит в этой папке, или если надо вспомнить, как прошить ПЛИС, можно воспользоваться [`этой инструкцией`](../../../Vivado%20Basics/Program%20nexys%20a7.md)
Файл [`nexys_riscv_unit.v`](nexys_riscv_unit.v), который нужно запускать с [`демонстрационным файлом инструкций`](../data_path.txt), является демонстрацией работы вашего ядра, каждое нажатие на BTND формирует тактовый импульс, впоследствии пошагово переходя по инструкциям, которые в свою очередь отображаются на семисегментных индикаторах.
Файл [`nexys_riscv_unit.sv`](nexys_riscv_unit.sv), который нужно запускать с [`демонстрационным файлом инструкций`](../data_path.txt), является демонстрацией работы вашего ядра, каждое нажатие на BTND формирует тактовый импульс, впоследствии пошагово переходя по инструкциям, которые в свою очередь отображаются на семисегментных индикаторах.