MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР3. Стилистические правки

Browse Source
This commit is contained in:
Andrei Solodovnikov
2023-10-16 13:16:10 +03:00
committed by GitHub
parent c2d903da7c
commit 428419f7d4
1 changed files with 6 additions and 3 deletions
Download Patch File Download Diff File Expand all files Collapse all files

9
Labs/03. Register file and memory/README.md
View File

@@ -16,7 +16,6 @@
- приведенные способы описания [мультиплексоров](../../Basic%20Verilog%20structures/Multiplexors.md)
- способы описания [регистров](../../Basic%20Verilog%20structures/Registers.md)
- [конкатенацию](../../Basic%20Verilog%20structures/Concatenation.md).
## Ход работы
@@ -207,7 +206,11 @@ endmodule
## Задание по реализации памяти
Необходимо описать на языке SystemVerilog следующие три вида памяти:
Необходимо описать на языке SystemVerilog три вида памяти:
1. память инструкций;
2. память данных;
3. регистровый файл.
### 1. Память инструкций
@@ -221,8 +224,8 @@ mоdulе instr_mеm(
inрut logic [31:0] addr_i,
оutрut logic [31:0] rеаd_dаtа_o
);
```
Не смотря на разрядность адреса, на практике, внутри данного модуля вы должны будете реализовать память с 1024-мя 32-битными ячейками (в ПЛИС попросту не хватит ресурсов на реализации памяти с 2<sup>32</sup> ячеек).
При этом по спецификации процессор RISC-V использует память с побайтовой адресацией. Байтовая адресация означает, что процессор способен обращаться к отдельным байтам в памяти (за каждым байтом памяти закреплен свой индивидуальный адрес).