MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 09:10:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Опечатки и исправление ссылок ЛР №13 (#114)

Browse Source
This commit is contained in:
Eugene8388608
2025-06-05 12:10:16 +03:00
committed by GitHub
parent b6eb5f321a
commit 6d5ad4e0a1
2 changed files with 9 additions and 9 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
Basic Verilog structures/Controllers.md
View File

@@ -19,7 +19,7 @@
3. На входе `write_enable_i` выставлено значение `0`.
4. На входе `addr_i` выставлено значение `0xАДРЕС`
Обратите внимание на то, что **запрос на чтение** должен обрабатываться **синхронно** (выходные данные должны выдаваться по положительному фронту `clk_i`) так же как был реализован порт на чтение памяти данных в [ЛР№6](../06.%20Main%20memory/).
Обратите внимание на то, что **запрос на чтение** должен обрабатываться **синхронно** (выходные данные должны выдаваться по положительному фронту `clk_i`) так же как был реализован порт на чтение памяти данных в [ЛР№6](../Labs/06.%20Main%20memory/).
При описании поддерживаемых режимов доступа по данному адресу используются следующее обозначения: