MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-11-20 06:50:41 +00:00
Code Issues Packages Projects Releases Wiki Activity

Update ERRATA.md

Browse Source
This commit is contained in:
Andrei Solodovnikov
2025-09-26 12:36:49 +03:00
committed by GitHub
parent b88921ec9b
commit 5fc9ece7e1
1 changed files with 33 additions and 31 deletions
Download Patch File Download Diff File Expand all files Collapse all files

64
ERRATA.md
View File

@@ -2,6 +2,39 @@
![http://95.215.8.74:5000/days_since_last_commit.png](http://95.215.8.74:5000/days_since_last_commit.png) ![http://95.215.8.74:5000/days_since_last_commit.png](http://95.215.8.74:5000/days_since_last_commit.png)
**22.05.2025**: Исправлено несоответствие в названиях модулей в ЛР10-12.
- `irq_controller` следует читать как `interrupt_controller`;
- `processor_unit` следует читать как `processor_system`.
В рисунке II.12-3 добавлена разрядность сигнала `irq_ret_o` (должна быть 16 бит).
<details>
<summary> Обновлённый рисунок </summary>
![.pic/Labs/lab_12_daisy_chain/fig_03.drawio.svg](.pic/Labs/lab_12_daisy_chain/fig_03.drawio.svg)
_Рисунок II.12-3. Структурная схема блока приоритетных прерываний._
</details>
---
**13.05.2025**: Исправлен рисунок II.8-3 — исправлена опечатка в названии нижнего сигнала (`mem_wd_i` → `mem_wd_o`).
<details>
<summary> Обновлённый рисунок </summary>
![.pic/Labs/lab_08_lsu/fig_03.wavedrom.svg](.pic/Labs/lab_08_lsu/fig_03.wavedrom.svg)
Рисунок II.8-3. Временна́я диаграмма запросов на запись со стороны ядра и сигнала mem_wd_o.
</details>
---
## Ошибки, исправленные во втором издании
**25.08.2025**: Обнаружена ошибка в примере формирования управляющих сигналов декодером инструкций на стр. 133. При инструкции `sw`, декодер должен выставить на сигнале `b_sel_o` значение `3'd3`, а не `3'd1`. **25.08.2025**: Обнаружена ошибка в примере формирования управляющих сигналов декодером инструкций на стр. 133. При инструкции `sw`, декодер должен выставить на сигнале `b_sel_o` значение `3'd3`, а не `3'd1`.
<details> <details>
@@ -49,37 +82,6 @@ Y = (X & (1 << N)) != 0; // Чтение N-го бита
--- ---
**22.05.2025**: Исправлено несоответствие в названиях модулей в ЛР10-12.
- `irq_controller` следует читать как `interrupt_controller`;
- `processor_unit` следует читать как `processor_system`.
В рисунке II.12-3 добавлена разрядность сигнала `irq_ret_o` (должна быть 16 бит).
<details>
<summary> Обновлённый рисунок </summary>
![.pic/Labs/lab_12_daisy_chain/fig_03.drawio.svg](.pic/Labs/lab_12_daisy_chain/fig_03.drawio.svg)
_Рисунок II.12-3. Структурная схема блока приоритетных прерываний._
</details>
---
**13.05.2025**: Исправлен рисунок II.8-3 — исправлена опечатка в названии нижнего сигнала (`mem_wd_i` → `mem_wd_o`).
<details>
<summary> Обновлённый рисунок </summary>
![.pic/Labs/lab_08_lsu/fig_03.wavedrom.svg](.pic/Labs/lab_08_lsu/fig_03.wavedrom.svg)
Рисунок II.8-3. Временна́я диаграмма запросов на запись со стороны ядра и сигнала mem_wd_o.
</details>
---
**29.03.2025**: Исправлен рисунок II.4-4 — убрана логика безусловного перехода, т.к. она должна была появиться только в следующем параграфе. **29.03.2025**: Исправлен рисунок II.4-4 — убрана логика безусловного перехода, т.к. она должна была появиться только в следующем параграфе.
<details> <details>