MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-16 09:40:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР12. Уточнение формулировки насчет палитры цветов

Browse Source
This commit is contained in:
Andrei Solodovnikov
2023-11-27 12:06:39 +03:00
parent 7cc9b9accf
commit 53d3899779
1 changed files with 1 additions and 2 deletions
Download Patch File Download Diff File Expand all files Collapse all files

3
Labs/12. Peripheral units/README.md
View File

@@ -645,7 +645,7 @@ _Рисунок 4. Карта памяти vga-модуля_
* нулевой символ первой строки — `0x0000_1050` * нулевой символ первой строки — `0x0000_1050`
* нижний правый символ — `0x0000_195F` * нижний правый символ — `0x0000_195F`
Цветовая схема каждой позиции состоит из двух цветов: цвета фона и цвета символа. Оба эти цвета выбираются из палитры на 16 цветов, сгруппированной по 8 парам. В каждой паре цвет на своей полной яркости, и половинной яркости. Один из цветов — черный, что на полной, что на половинной яркости он одинаковый. Ниже приведены коды цветов их rgb-значения: Цветовая схема каждой позиции состоит из двух цветов: цвета фона и цвета символа. Оба эти цвета выбираются из палитры 8 цветов, каждый из которых содержит два оттенка: цвет на полной яркости и цвет на половинной яркости (см. рис. 5). Один из цветов — черный, оба его оттенка представляют собой один и тот же цвет. Ниже приведены коды цветов их rgb-значения:
![../../.pic/Labs/lab_12_periph/fig_05.png](../../.pic/Labs/lab_12_periph/fig_05.png) ![../../.pic/Labs/lab_12_periph/fig_05.png](../../.pic/Labs/lab_12_periph/fig_05.png)
@@ -776,4 +776,3 @@ module vga_sb_ctrl (
* `addr_i[13:12] == 2'b00` — сигнал `write_enable_i` поступает на вход `char_map_we_i`, выход `char_map_rdata_o` записывается в выходной регистр `read_data_o`; * `addr_i[13:12] == 2'b00` — сигнал `write_enable_i` поступает на вход `char_map_we_i`, выход `char_map_rdata_o` записывается в выходной регистр `read_data_o`;
* `addr_i[13:12] == 2'b01` — сигнал `write_enable_i` поступает на вход `col_map_we_i`, выход `col_map_rdata_o` записывается в выходной регистр `read_data_o`; * `addr_i[13:12] == 2'b01` — сигнал `write_enable_i` поступает на вход `col_map_we_i`, выход `col_map_rdata_o` записывается в выходной регистр `read_data_o`;
* `addr_i[13:12] == 2'b10` — сигнал `write_enable_i` поступает на вход `char_tiff_we_i`, выход `char_tiff_rdata_o` записывается в выходной регистр `read_data_o`. * `addr_i[13:12] == 2'b10` — сигнал `write_enable_i` поступает на вход `char_tiff_we_i`, выход `char_tiff_rdata_o` записывается в выходной регистр `read_data_o`.