MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

Перевод Verilog-кода на SystemVerilog

Browse Source
This commit is contained in:
Andrei Solodovnikov
2023-11-15 14:47:28 +03:00
parent 1b4f666e25
commit 1da4ed0173
11 changed files with 200 additions and 200 deletions
Download Patch File Download Diff File Expand all files Collapse all files

4
Vivado Basics/Vivado trainer.md
View File

@@ -25,9 +25,9 @@
10. Удалить папку
11. Повторить все действия самостоятельно
## Создание модуля на Verilog
## Создание модуля на SystemVerilog
1. Создать новый Verilog файл, для этого в окне `Sources` нажать на кнопку `+`
1. Создать новый SystemVerilog файл, для этого в окне `Sources` нажать на кнопку `+`
2. В открывшемся окне выбрать `Add or create design source` → Нажать `Next`
3. Нажать `Create File` → В открывшемся окне ввести имя модуля `top` и выбрать тип файла SystemVerilog → Нажать `OK` → В оставшемся окне нажать `Finish`
4. В открывшемся окне НЕ вводить названия портов и сразу нажать OK → После чего подтвердить выбор `Yes`