Перевод Verilog-кода на SystemVerilog

Other/FAQ.md

@@ -101,7 +101,7 @@ endmodule
 
 Запрещено использовать процедурное присваивание (присваивание в блоке `always` или `initial`) объектам, не являющимися регистрами. Скорее всего, вы пытались выполнить `b = a;` или `b <= a;` блоке `always`/`initial`, где `b` является проводом.
 
-```Verilog
+```SystemVerilog
 module adder(input a, input b, output c);
 always @(*) begin
   c = a ^ b;  // ошибка, процедурное присваивание