MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-11-20 06:50:41 +00:00
Code Issues Packages Projects Releases Wiki Activity

Исправление опечатки в документе "Описание модулей на SystemVerilog"

Browse Source
This commit is contained in:
Andrei Solodovnikov
2025-10-27 14:01:51 +03:00
parent 93d0a1eb67
commit 1690104348
1 changed files with 1 additions and 1 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
Basic Verilog structures/Modules.md
View File

@@ -162,7 +162,7 @@ endmodule
|-------------|-------------------------------------------------------------------------|
|sum[0]; | Обращение к младшему биту вектора sum, объявленного выше |
|sum[7:5]; | Обращение к старшим трём битам 8-битного вектора sum, объявленного выше |
|sum[5+:3]; | Обращение к трём битам, начиная со пятого (т.е. это аналог предыдущего выражения, удобно использовать, когда известен начальный бит и их количество, а конечный нужно считать через них) |
|sum[5+:3]; | Обращение к трём битам, начиная с пятого (т.е. это аналог предыдущего выражения, удобно использовать, когда известен начальный бит и их количество, а конечный нужно считать через них) |
|sum[7-:3]; | Обращение к трём битам, заканчивая седьмым (т.е. это аналог предыдущего выражения, удобно использовать, когда известен конечный бит и их количество, а начальный нужно считать через них) |
_Таблица 1. Способы обращения как к отдельным битам вектора, так и к диапазонам его бит._