diff --git a/Basic Verilog structures/Modules.md b/Basic Verilog structures/Modules.md
index 95e2530..497e6be 100644
--- a/Basic Verilog structures/Modules.md	
+++ b/Basic Verilog structures/Modules.md	
@@ -162,7 +162,7 @@ endmodule
 |-------------|-------------------------------------------------------------------------|
 |sum[0];      | Обращение к младшему биту вектора sum, объявленного выше                |
 |sum[7:5];    | Обращение к старшим трём битам 8-битного вектора sum, объявленного выше |
-|sum[5+:3];   | Обращение к трём битам, начиная со пятого (т.е. это аналог предыдущего выражения, удобно использовать, когда известен начальный бит и их количество, а конечный нужно считать через них) |
+|sum[5+:3];   | Обращение к трём битам, начиная с пятого (т.е. это аналог предыдущего выражения, удобно использовать, когда известен начальный бит и их количество, а конечный нужно считать через них) |
 |sum[7-:3];   | Обращение к трём битам, заканчивая седьмым (т.е. это аналог предыдущего выражения, удобно использовать, когда известен конечный бит и их количество, а начальный нужно считать через них) |
 
 _Таблица 1. Способы обращения как к отдельным битам вектора, так и к диапазонам его бит._