MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-16 09:40:10 +00:00
Code Issues Packages Projects Releases Wiki Activity
Files
9f0aabe284830a3c9fef30bb94cdc74d22cc99d7
APS/Labs/11. Interrupt integration
History
Andrei Solodovnikov 9f0aabe284 ЛР11. Убрано упоминание об использовании обратного кейса 
Для реализации логики приоритетного мультиплексора предлагалось
использовать case (1'b1).
В статье "SystemVerilog's priority & unique - A Solution to Verilog's
'full_case' & 'parallel_case' Evil Twins!" не рекомендуется подобная
практика.
2023-10-04 23:55:36 +03:00
..
README.md
ЛР11. Убрано упоминание об использовании обратного кейса
2023-10-04 23:55:36 +03:00

README.md

Лабораторная работа 11 "Интеграция подсистемы прерываний"

После реализации подсистемы прерываний, её необходимо интегрировать в процессорную систему. Для этого необходимо обновить модуль riscv_core по приведенной ниже схеме:

../../.pic/Labs/lab_08_lsu/fig_01.drawio.png

Схема выделения новых частей относительно старой версии модуля

../../.pic/Labs/lab_11_irq_integration/fig_01.drawio.png

Задание

Интегрировать модули csr_controller и irq_controller в модуль riscv_core.

Порядок выполнения работы

  1. Интегрируйте модули csr_controller и irq_controller в модуль riscv_core.
    1. Обратите внимание, что что в модуле riscv_core появились новые входные и выходные сигналы: irq_req_i и irq_ret_o. Эти сигналы должны быть использованы при подключении riscv_core в модуле riscv_unit.
      1. На вход irq_req_i пока что необходимо подать 32'd0 (в следующей лабораторной это будет изменено).
      2. При подключении сигнала irq_ret_o можно ничего не указывать (до следующей лабораторной к нему ничего не будет подключено).
    2. Большой мультиплексор на схеме, определяющий записываемое в PC значение является мультиплексором с приоритетами (в первую очередь проверяется сигнал trap, затем, если он равен нулю, проверяется сигнал mret, и только если оба предыдущих равны нулю выдается значение default). Такой мультиплексор лучше описать с помощью цепочки if-else-if.
  2. После интеграции модулей, проверьте процессорную систему с помощью программы из ЛР10 с помощью предоставленного тестбенча.