mirror of
https://github.com/MPSU/APS.git
synced 2025-09-15 17:20:10 +00:00
45585ff9c4
Лабу по дейзи-цепочке необходимо вставить сразу после лабы по интеграции контроллера прерываний, поэтому приходится увеличить нумерацию оставшихся лаб.
5 lines
38 B
Systemverilog
5 lines
38 B
Systemverilog
module uart_tx_sb_ctrl();
|
|
|
|
|
|
endmodule
|