mirror of
https://github.com/MPSU/APS.git
synced 2025-09-15 17:20:10 +00:00
85883858ac
* Переработка лабораторных работ, связанных с памятью Существенно переработаны ЛР3 и ЛР7: Из ЛР3 убрано задание реализовать память данных. Эта память использовалась только студентами ИВТ и только в рамках одной лабы. В итоге использовалась готовая память, и ничего не мешает использовать ее с самого начала. Задание по реализации памяти инструкций также претерпело изменения. Теперь код памяти инструкций предоставляется сразу. Это объясняется тем, что код модуля состоит в общем-то из 4х строк, на которые тратится слишком много времени (с учетом добавления тестбенча и проверок). Кроме того, использование готового кода позволяет дать модуль чуть посложнее (с параметризацией размера). По итогу правок, третья лабораторная работа превращается чисто в лабораторную по написанию регистрового файла, что должно положительно сказаться на кривой сложности лаб. После второй лабы происходит слишком резкий скачок в объемах работы. Соответственно, в связи с тем, что память данных больше не делается на третьей лабе, дополнительная ЛР по памяти данных с byte enable необходимо перенести до реализации тракта данных. * ЛР3, 5, 6. Правки из ревью * ЛР7. Добавление иллюстраций
43 lines
1.4 KiB
Systemverilog
43 lines
1.4 KiB
Systemverilog
/* -----------------------------------------------------------------------------
|
|
* Project Name : Architectures of Processor Systems (APS) lab work
|
|
* Organization : National Research University of Electronic Technology (MIET)
|
|
* Department : Institute of Microdevices and Control Systems
|
|
* Author(s) : Nikita Bulavin
|
|
* Email(s) : nekkit6@edu.miet.ru
|
|
|
|
See https://github.com/MPSU/APS/blob/master/LICENSE file for licensing details.
|
|
* ------------------------------------------------------------------------------
|
|
*/
|
|
module tb_riscv_unit();
|
|
|
|
reg clk;
|
|
reg rst;
|
|
|
|
riscv_unit unit(
|
|
.clk_i(clk),
|
|
.rst_i(rst)
|
|
);
|
|
|
|
initial clk = 0;
|
|
always #10 clk = ~clk;
|
|
initial begin
|
|
$display( "\nStart test: \n\n==========================\nCLICK THE BUTTON 'Run All'\n==========================\n"); $stop();
|
|
rst = 1;
|
|
#40;
|
|
rst = 0;
|
|
#800;
|
|
$display("\n The test is over \n See the internal signals of the module on the waveform \n");
|
|
$finish;
|
|
end
|
|
|
|
stall_seq: assert property (
|
|
@(posedge unit.core.clk_i) disable iff ( unit.core.rst_i )
|
|
unit.core.mem_req_o |-> (unit.core.stall_i || $past(unit.core.stall_i))
|
|
)else $error("\nincorrect implementation of stall signal\n");
|
|
|
|
stall_seq_fall: assert property (
|
|
@(posedge unit.core.clk_i) disable iff ( unit.core.rst_i )
|
|
(unit.core.stall_i) |=> !unit.core.stall_i
|
|
)else $error("\nstall must fall exact one cycle after rising\n");
|
|
endmodule
|