MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-15 17:20:10 +00:00
Code Issues Packages Projects Releases Wiki Activity
Files
44311a34edbb7af392be4eb9ddfee1302692bee8
APS/Labs/11. Interrupt integration
History
Andrei Solodovnikov 44311a34ed ЛР5,10,11. Исправление микроархитектуры 
Для повышения читаемости, приоритетный мультиплексор разбит на каскад
двухвходовых мультиплексоров.
2023-10-05 10:21:48 +03:00
..
README.md
ЛР5,10,11. Исправление микроархитектуры
2023-10-05 10:21:48 +03:00

README.md

Лабораторная работа 11 "Интеграция подсистемы прерываний"

После реализации подсистемы прерываний, её необходимо интегрировать в процессорную систему. Для этого необходимо обновить модуль riscv_core по приведенной ниже схеме:

../../.pic/Labs/lab_08_lsu/fig_01.drawio.png

Схема выделения новых частей относительно старой версии модуля

../../.pic/Labs/lab_11_irq_integration/fig_01.drawio.png

Задание

Интегрировать модули csr_controller и irq_controller в модуль riscv_core.

Порядок выполнения работы

  1. Интегрируйте модули csr_controller и irq_controller в модуль riscv_core.
    1. Обратите внимание, что что в модуле riscv_core появились новые входные и выходные сигналы: irq_req_i и irq_ret_o. Эти сигналы должны быть использованы при подключении riscv_core в модуле riscv_unit.
      1. На вход irq_req_i пока что необходимо подать 32'd0 (в следующей лабораторной это будет изменено).
      2. При подключении сигнала irq_ret_o можно ничего не указывать (до следующей лабораторной к нему ничего не будет подключено).
  2. После интеграции модулей, проверьте процессорную систему с помощью программы из ЛР10 с помощью предоставленного тестбенча.