Files
APS/.pic/Basic Verilog structures/common mistakes/figure_01.png
Andrei Solodovnikov a28002e681 WIP: APS cumulative update (#98)
* WIP: APS cumulative update

* Update How FPGA works.md

* Перенос раздела "Последовательностная логика" в отдельный док

* Исправление картинки

* Исправление оформления индексов

* Переработка раздела Vivado Basics

* Добавление картинки в руководство по созданию проекта

* Исправление ссылок в анализе rtl

* Обновление изображения в sequential logic

* Исправление ссылок в bug hunting

* Исправление ссылок

* Рефактор руководства по прошивке ПЛИС

* Mass update

* Update fig_10

* Restore fig_02
2024-09-02 10:20:08 +03:00

7.7 KiB
736x105px

/MPSU/APS/raw/commit/2bf8d174fa3b91a43325cadca8516e46baaa5bd7/.pic/Basic%20Verilog%20structures/common%20mistakes/figure_01.png