Andrei Solodovnikov 93d0a1eb67 Исправление рисунка в разделе "Проверь себя" документа по описанию модулей

2025-10-27 14:00:14 +03:00

..

Basic Verilog structures

Исправление рисунка в разделе "Проверь себя" документа по описанию модулей

2025-10-27 14:00:14 +03:00

Introduction

Исправление выхода Q в схеме ячейки памяти

2025-10-27 12:22:17 +03:00

Labs

Старые названия модулей (#116)

2025-06-07 01:08:13 +03:00

Lectures

Обновление схем однотактного и конвейерного процессора в лекциях

2025-07-07 11:59:40 +03:00

Other

Синхронизация с правками публикуемого издания (#101)

2025-02-12 17:53:52 +03:00

README

Добавлен основной README

2023-09-15 12:04:38 +03:00

Vivado Basics

Дополнение руководства New project

2025-06-24 14:21:27 +03:00