ЛР16. Исправление мейкфайла

Мейкфайл был написан из рассчета что startup.S будет в barebones,
но в методичке сказано скопировать его в корень кормарка.

Basic Verilog structures/Common mistakes.md

@@ -32,7 +32,7 @@ endmodule
 module testbench();
 logic A, B, C;
 
-adder DUT(
+half_adder DUT(
   .A(A),  // <- здесь будет ошибка,
           // т.к. в модуле half_adder нет порта 'A'
   .b(B),

Labs/15. Programming device/lab_15.tb_system.sv

@@ -16,7 +16,7 @@ module lab_15_tb_system();
   logic          flash_rx;
   logic          tx_o;
   logic ps2_clk, ps2_dat;
-  logic sw_i;
+  logic [15:0] sw_i;
   logic tb_rx;
   logic flashing_is_done = 0;
   logic core_reset;

Labs/16. Coremark/Makefile

@@ -17,7 +17,7 @@ OBJCOPY =   $(CC_PATH)/$(CC_PREFIX)-objcopy
 SIZE    =   $(CC_PATH)/$(CC_PREFIX)-size
 
 OBJS = core_main.o core_list_join.o core_matrix.o core_state.o core_util.o \
-				barebones/core_portme.o barebones/startup.o barebones/cvt.o \
+				startup.o barebones/core_portme.o barebones/cvt.o \
 				barebones/ee_printf.o
 
 

Other/FAQ.md

@@ -139,7 +139,7 @@ endmodule
 module testbench();
 logic A, B, C;
 
-adder DUT(
+half_adder DUT(
   .A(A),  // <- здесь будет ошибка,
           // т.к. в модуле half_adder нет порта 'A'
   .b(B),