10 Commits

Author	SHA1	Message	Date
Andrei Solodovnikov	3bd2559291	ЛР7. Обновление nexys_riscv_unit.sv	2024-09-11 20:00:39 +03:00
Andrei Solodovnikov	84794a5d87	ЛР7. Исправление опечатки в тб	2024-09-11 19:57:40 +03:00
Andrei Solodovnikov	e9665941f9	Обновление тестбенчей	2024-09-09 12:01:27 +03:00
Andrei Solodovnikov	a28002e681	WIP: APS cumulative update (#98) ... * WIP: APS cumulative update * Update How FPGA works.md * Перенос раздела "Последовательностная логика" в отдельный док * Исправление картинки * Исправление оформления индексов * Переработка раздела Vivado Basics * Добавление картинки в руководство по созданию проекта * Исправление ссылок в анализе rtl * Обновление изображения в sequential logic * Исправление ссылок в bug hunting * Исправление ссылок * Рефактор руководства по прошивке ПЛИС * Mass update * Update fig_10 * Restore fig_02	2024-09-02 10:20:08 +03:00
Andrei Solodovnikov	247c946661	Удаление лишней запятой в порядках выполнения лабораторных	2024-07-18 13:59:46 +03:00
Andrei Solodovnikov	a31b13653d	ЛР7. Дополнение порядка выполнения задания	2024-07-18 11:16:28 +03:00
Andrei Solodovnikov	a04e2d0c6f	ЛР4, 7. Исправление в названиях лаб	2024-07-16 17:27:05 +03:00
Andrei Solodovnikov	22c4193a76	ЛР3, 6, 7. Исправление memory_pkg ... Параметр DATA_MEM_SIZE_WORDS ошибочно назывался DATA_MEM_SIZE_BYTES.	2024-07-08 14:03:20 +03:00
Andrei Solodovnikov	512595c979	ЛР7. Небольшие дополнения	2024-07-03 16:41:35 +03:00
Andrei Solodovnikov	85883858ac	Переработка лабораторных работ, связанных с памятью (#89) ... * Переработка лабораторных работ, связанных с памятью Существенно переработаны ЛР3 и ЛР7: Из ЛР3 убрано задание реализовать память данных. Эта память использовалась только студентами ИВТ и только в рамках одной лабы. В итоге использовалась готовая память, и ничего не мешает использовать ее с самого начала. Задание по реализации памяти инструкций также претерпело изменения. Теперь код памяти инструкций предоставляется сразу. Это объясняется тем, что код модуля состоит в общем-то из 4х строк, на которые тратится слишком много времени (с учетом добавления тестбенча и проверок). Кроме того, использование готового кода позволяет дать модуль чуть посложнее (с параметризацией размера). По итогу правок, третья лабораторная работа превращается чисто в лабораторную по написанию регистрового файла, что должно положительно сказаться на кривой сложности лаб. После второй лабы происходит слишком резкий скачок в объемах работы. Соответственно, в связи с тем, что память данных больше не делается на третьей лабе, дополнительная ЛР по памяти данных с byte enable необходимо перенести до реализации тракта данных. * ЛР3, 5, 6. Правки из ревью * ЛР7. Добавление иллюстраций	2024-07-02 10:24:41 +03:00