From f9978b151b5144ecc9f1421767fe04b523c21bd6 Mon Sep 17 00:00:00 2001
From: Andrei Solodovnikov <voultboy@yandex.ru>
Date: Tue, 12 Dec 2023 20:43:59 +0300
Subject: [PATCH] =?UTF-8?q?=D0=9B=D0=A012.=20=D0=98=D1=81=D0=BF=D1=80?=
 =?UTF-8?q?=D0=B0=D0=B2=D0=BB=D0=B5=D0=BD=D0=B8=D0=B5=20=D1=81=D0=BD=D0=B8?=
 =?UTF-8?q?=D0=BF=D0=BF=D0=B5=D1=82=D0=B0=20=D0=B4=D0=BE=D0=B1=D0=B0=D0=B2?=
 =?UTF-8?q?=D0=BB=D0=B5=D0=BD=D0=B8=D1=8F=20=D0=B4=D0=B5=D0=BB=D0=B8=D1=82?=
 =?UTF-8?q?=D0=B5=D0=BB=D1=8F=20=D1=87=D0=B0=D1=81=D1=82=D0=BE=D1=82=D1=8B?=
MIME-Version: 1.0
Content-Type: text/plain; charset=UTF-8
Content-Transfer-Encoding: 8bit

В данной реализации происходило деление до 5МГц вместо 10, что вело к
некорректной работе uart-модулей.

Closes #32.
---
 Labs/12. Peripheral units/README.md | 2 +-
 1 file changed, 1 insertion(+), 1 deletion(-)

diff --git a/Labs/12. Peripheral units/README.md b/Labs/12. Peripheral units/README.md
index c1f244c..91692be 100644
--- a/Labs/12. Peripheral units/README.md	
+++ b/Labs/12. Peripheral units/README.md	
@@ -118,7 +118,7 @@ endmodule
 
 ```SystemVerilog
 logic sysclk, rst;
-sys_clk_rst_gen divider(.ex_clk_i(clk_i),.ex_areset_n_i(resetn_i),.div_i(10),.sys_clk_o(sysclk), .sys_reset_o(rst));
+sys_clk_rst_gen divider(.ex_clk_i(clk_i),.ex_areset_n_i(resetn_i),.div_i(5),.sys_clk_o(sysclk), .sys_reset_o(rst));
 ```
 
 3. После вставки данных строк в начало описания модуля `riscv_unit` вы получите тактовый сигнал `sysclk` с частотой в 10 МГц и сигнал сброса `rst` с активным уровнем `1` (как и в предыдущих лабораторных). Все ваши внутренние модули (`riscv_core`, `data_mem` и `контроллеры периферии`) должны работать от тактового сигнала `sysclk`. На модули, имеющие входной сигнал сброса (`rst_i`) необходимо подать ваш сигнал `rst`.