diff --git a/Labs/12. Peripheral units/README.md b/Labs/12. Peripheral units/README.md
index c1f244c..91692be 100644
--- a/Labs/12. Peripheral units/README.md	
+++ b/Labs/12. Peripheral units/README.md	
@@ -118,7 +118,7 @@ endmodule
 
 ```SystemVerilog
 logic sysclk, rst;
-sys_clk_rst_gen divider(.ex_clk_i(clk_i),.ex_areset_n_i(resetn_i),.div_i(10),.sys_clk_o(sysclk), .sys_reset_o(rst));
+sys_clk_rst_gen divider(.ex_clk_i(clk_i),.ex_areset_n_i(resetn_i),.div_i(5),.sys_clk_o(sysclk), .sys_reset_o(rst));
 ```
 
 3. После вставки данных строк в начало описания модуля `riscv_unit` вы получите тактовый сигнал `sysclk` с частотой в 10 МГц и сигнал сброса `rst` с активным уровнем `1` (как и в предыдущих лабораторных). Все ваши внутренние модули (`riscv_core`, `data_mem` и `контроллеры периферии`) должны работать от тактового сигнала `sysclk`. На модули, имеющие входной сигнал сброса (`rst_i`) необходимо подать ваш сигнал `rst`.