MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-11-20 15:00:39 +00:00
Code Issues Packages Projects Releases Wiki Activity

Исправление опечатки в последовательностной логике

Browse Source
This commit is contained in:
Andrei Solodovnikov
2025-10-27 12:03:49 +03:00
parent 1b474abd8e
commit f793a5be7f
2 changed files with 22 additions and 6 deletions
Download Patch File Download Diff File Expand all files Collapse all files

26
ERRATA.md
View File

@@ -2,6 +2,22 @@
![http://95.215.8.74:5000/days_since_last_commit.png](http://95.215.8.74:5000/days_since_last_commit.png) ![http://95.215.8.74:5000/days_since_last_commit.png](http://95.215.8.74:5000/days_since_last_commit.png)
**27.10.2025**: Исправлена опечатка в описании функционального поведения ведомой защёлки в составе D-триггера на стр. 41:
```diff
- пока сигнал `clk = 0`
+ пока сигнал `clk = 1`
```
<details>
<summary> Исправленная версия предложения </summary>
Несмотря на то, что ведомая защёлка "прозрачна" всё то время, пока сигнал `clk = 1`, данные в ней остаются стабильными, поскольку выход ведущей защёлки больше не может измениться.
</details>
<br><br>
**22.05.2025**: Исправлено несоответствие в названиях модулей в ЛР10-12. **22.05.2025**: Исправлено несоответствие в названиях модулей в ЛР10-12.
- `irq_controller` следует читать как `interrupt_controller`; - `irq_controller` следует читать как `interrupt_controller`;
@@ -18,7 +34,7 @@ _Рисунок II.12-3. Структурная схема блока приор
</details> </details>
<br><br>
**13.05.2025**: Исправлен рисунок II.8-3 — исправлена опечатка в названии нижнего сигнала (`mem_wd_i` → `mem_wd_o`). **13.05.2025**: Исправлен рисунок II.8-3 — исправлена опечатка в названии нижнего сигнала (`mem_wd_i` → `mem_wd_o`).
@@ -47,7 +63,7 @@ _Рисунок II.12-3. Структурная схема блока приор
</details> </details>
<br><br>
**11.07.2025**: Обнаружена ошибка вёрстки в примере использования битовых сдвигов на стр. 79. Операции по установке, очистке и чтению N-го бита выглядят следующим образом: **11.07.2025**: Обнаружена ошибка вёрстки в примере использования битовых сдвигов на стр. 79. Операции по установке, очистке и чтению N-го бита выглядят следующим образом:
@@ -57,7 +73,7 @@ X = X & ~(1 << N); // Очистка N-го бита
Y = (X & (1 << N)) != 0; // Чтение N-го бита Y = (X & (1 << N)) != 0; // Чтение N-го бита
``` ```
<br><br>
**11.07.2025**: Исправлена опечатка в предпоследнем абзаце стр. 227 (в конце первого предложения должен был быть написан **LMA**): **11.07.2025**: Исправлена опечатка в предпоследнем абзаце стр. 227 (в конце первого предложения должен был быть написан **LMA**):
@@ -73,13 +89,13 @@ Y = (X & (1 << N)) != 0; // Чтение N-го бита
</details> </details>
<br><br>
**16.06.2025**: Исправлена ошибка в _листинге II.14-2_. **16.06.2025**: Исправлена ошибка в _листинге II.14-2_.
Предпоследнюю инструкцию (`lw a0, 40(a0)`) следует читать как `lw a0, 24(a0)`. Предпоследнюю инструкцию (`lw a0, 40(a0)`) следует читать как `lw a0, 24(a0)`.
<br><br>
**29.03.2025**: Исправлен рисунок II.4-4 — убрана логика безусловного перехода, т.к. она должна была появиться только в следующем параграфе. **29.03.2025**: Исправлен рисунок II.4-4 — убрана логика безусловного перехода, т.к. она должна была появиться только в следующем параграфе.

2
Introduction/Sequential logic.md
View File

@@ -86,7 +86,7 @@ D-триггер — это элемент статической памяти,
_Рисунок 5. Схема и таблица истинности D-триггера._ _Рисунок 5. Схема и таблица истинности D-триггера._
Принцип работы D-триггера, схема которого представлена на _рис. 5_ заключается в том, что управляющий сигнал `E` одной защёлки является инверсией управляющего сигнала `E` другой защёлки. Это значит, что пока одна защёлка "прозрачна" и принимает данные со входа — другая "непрозрачна" и данные не принимает. В момент, когда тактовый синхроимпульс меняет своё значение с `0` на `1`, ведущая защёлка становится "непрозрачной" для новых данных с входа `D`, и "запертые" в ней данные попадают в только что открывшуюся ведомую защёлку. Несмотря на то, что ведомая защёлка "прозрачна" всё то время, пока сигнал `clk = 0`, данные в ней остаются стабильными, поскольку выход ведущей защёлки больше не может измениться. Принцип работы D-триггера, схема которого представлена на _рис. 5_ заключается в том, что управляющий сигнал `E` одной защёлки является инверсией управляющего сигнала `E` другой защёлки. Это значит, что пока одна защёлка "прозрачна" и принимает данные со входа — другая "непрозрачна" и данные не принимает. В момент, когда тактовый синхроимпульс меняет своё значение с `0` на `1`, ведущая защёлка становится "непрозрачной" для новых данных с входа `D`, и "запертые" в ней данные попадают в только что открывшуюся ведомую защёлку. Несмотря на то, что ведомая защёлка "прозрачна" всё то время, пока сигнал `clk = 1`, данные в ней остаются стабильными, поскольку выход ведущей защёлки больше не может измениться.
Описанные схемы бистабильных ячеек представляют собой скорее математическое описание элементов памяти — так проще объяснить принцип их работы. Если ваша технология позволяет реализовать элементы И, ИЛИ и НЕ — значит вы точно можете реализовать подобные элементы. При этом, используя особенности конкретной технологии, данные схемы можно реализовывать более эффективно. D-защёлку, к примеру, можно реализовать схемой, представленной на _рис. 6_. Описанные схемы бистабильных ячеек представляют собой скорее математическое описание элементов памяти — так проще объяснить принцип их работы. Если ваша технология позволяет реализовать элементы И, ИЛИ и НЕ — значит вы точно можете реализовать подобные элементы. При этом, используя особенности конкретной технологии, данные схемы можно реализовывать более эффективно. D-защёлку, к примеру, можно реализовать схемой, представленной на _рис. 6_.