MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2026-06-10 11:13:33 +00:00
Code Issues Packages Projects Releases Wiki Activity

English version draft

Browse Source 
Assisted-by: Claude:claude-4.6-sonnet
This commit is contained in:
Andrei Solodovnikov
2026-04-12 13:53:25 +03:00
parent 63260f434e
commit f3fcd27387
74 changed files with 5133 additions and 5875 deletions
Download Patch File Download Diff File Expand all files Collapse all files

34
Vivado Basics/07. Program and debug.md
View File

@@ -1,31 +1,31 @@
# Как прошить ПЛИС
# How to Program the FPGA
После того как вы описали и верифицировали модуль, остается запрототипировать его в ПЛИС. Для этого в большинстве папок лабораторных работ есть подпапка `board_files` в которой хранятся необходимые файлы. Обычно там будет находиться модуль верхнего уровня и файл ограничений, которые позволяют связать вашу логику с периферией, расположенной на плате `Nexys-A7`.
Once you have described and verified your module, the next step is to prototype it on an FPGA. For this purpose, most lab folders contain a `board_files` subfolder with the necessary files. Typically, it will contain a top-level module and a constraints file that connect your logic to the peripherals on the `Nexys-A7` board.
Для сборки итогового проекта вам необходимо:
To build the final project, you need to:
1. Добавить модуль верхнего уровня (содержащийся в файле с расширением `.sv`) в `Design Sources` вашего проекта.
2. Выбрать добавленный модуль в качестве модуля верхнего уровня вашего проекта.
1. Для этого нажмите по нему правой кнопкой мыши.
2. В контекстном меню выберете `Set as Top`.
3. Добавить файл ограничений (с расширением `.xdc`) в `Constraints` вашего проекта. Если такой файл уже есть в вашем проекте (а он будет в нём уже после первой лабораторной), вам необходимо заменить содержимое старого файла содержимым нового. Ограничения меняются от лабораторной к лабораторной.
1. Add the top-level module (contained in a file with the `.sv` extension) to the `Design Sources` of your project.
2. Set the added module as the top-level module of your project.
1. Right-click on it.
2. Select `Set as Top` from the context menu.
3. Add the constraints file (with the `.xdc` extension) to the `Constraints` of your project. If such a file already exists in your project (and it will, starting from the first lab), you need to replace the contents of the old file with the contents of the new one. Constraints change from lab to lab.
После выполнения указанных шагов, ваш проект готов к генерации битстрима — двоичного файла, с помощью которого реконфигурируется ПЛИС.
After completing these steps, your project is ready for bitstream generation — the binary file used to reconfigure the FPGA.
По сути, весь процесс генерации битстрима и конфигурациии оным ПЛИС сводится к последовательному нажатию следующих четырех кнопок в группе `PROGRAM AND DEUBG` окна `Flow Navigator`, которые представлены на _рис. 1_.
In essence, the entire process of generating the bitstream and programming the FPGA comes down to sequentially clicking the following four buttons in the `PROGRAM AND DEBUG` group of the `Flow Navigator` window, shown in _fig. 1_.
![../.pic/Vivado%20Basics/07.%20Program%20and%20debug/fig_1.png](../.pic/Vivado%20Basics/07.%20Program%20and%20debug/fig_1.png)
_Рисунок 1. Порядок выполнения действий для компиляции проекта и прошивки ПЛИС._
_Figure 1. Steps for compiling the project and programming the FPGA._
Нажатие на кнопку Generate Bitstream позволяет сгенерировать двоичный код для конфигурации ПЛИС. В случае, если перед этим не были выполнены этапы синтеза и имплементации, появятся всплывающие окна, предлагающие выполнить эти этапы. Вам достаточно утвердительно отвечать во всех всплывающих окнах (варианты `YES`/`OK`, в зависимости от состояния вашего проекта, число появляющихся окон будет различным). Последним окном, информирующим о том, что двоичный файл готов будет `Bitstream Generation Completed` (в случае, если все этапы были выполнены без ошибок).
Clicking `Generate Bitstream` generates the binary configuration file for the FPGA. If the synthesis and implementation steps have not been completed beforehand, pop-up windows will appear prompting you to run them. Simply confirm all pop-up windows (using `YES`/`OK` — the number of windows will vary depending on the state of your project). The final window, confirming that the binary file is ready, will be `Bitstream Generation Completed` (provided all steps completed without errors).
Остаётся прошить ПЛИС. Для этого подключите отладочный стенд к USB-порту компьютера и включите на стенде питание.
Now you need to program the FPGA. Connect the development board to the USB port of your computer and power it on.
Затем запустите менеджер аппаратуры Vivado. Для этого нажмите на кнопку `Open Hardware Manager` (кнопка 2 на _рис. 1_).
Then launch the Vivado Hardware Manager by clicking `Open Hardware Manager` (button 2 in _fig. 1_).
После, необходимо подключиться к ПЛИС. Для этого необходимо нажать на кнопку `Open Target` (кнопка 3 на _рис. 1_) и в контекстном меню выбрать вариант `Auto Connect`.
Next, connect to the FPGA by clicking `Open Target` (button 3 in _fig. 1_) and selecting `Auto Connect` from the context menu.
И последним шагом остается прошить ПЛИС нажатием на кнопку `Program Device` (кнопка 4 на _рис. 1_). Появится всплывающее окно, предлагающее выбрать двоичный файл конфигурации, поле которого будет автоматически заполнено путем к последнему сгенерированному файлу. Вам не нужно ничего менять, только нажать на кнопку `Program`.
The final step is to program the FPGA by clicking `Program Device` (button 4 in _fig. 1_). A pop-up window will appear asking you to select the binary configuration file; the field will be automatically filled with the path to the last generated file. You do not need to change anything — simply click `Program`.
После этого появится окно с индикатором реконфигурации ПЛИС. Когда окно закроется, ПЛИС будет сконфигурирована под прототип вашего модуля.
A window with an FPGA reconfiguration progress indicator will then appear. Once the window closes, the FPGA will be configured as the prototype of your module.