From c4a02be797ccfba4668e74ac65e92fcabdaef652 Mon Sep 17 00:00:00 2001
From: Andrei Solodovnikov <VoultBoy@yandex.ru>
Date: Sat, 16 Sep 2023 20:46:58 +0300
Subject: [PATCH] =?UTF-8?q?=D0=9E=D0=B1=D0=BD=D0=BE=D0=B2=D0=BB=D0=B5?=
 =?UTF-8?q?=D0=BD=20=D1=81=D0=BF=D0=B8=D1=81=D0=BE=D0=BA=20=D0=BF=D0=BE?=
 =?UTF-8?q?=D0=BB=D0=B5=D0=B7=D0=BD=D1=8B=D1=85=20=D1=81=D1=81=D1=8B=D0=BB?=
 =?UTF-8?q?=D0=BE=D0=BA?=
MIME-Version: 1.0
Content-Type: text/plain; charset=UTF-8
Content-Transfer-Encoding: 8bit

---
 Labs/README.md | 4 +---
 1 file changed, 1 insertion(+), 3 deletions(-)

diff --git a/Labs/README.md b/Labs/README.md
index 9585f62..42bc0d2 100644
--- a/Labs/README.md
+++ b/Labs/README.md
@@ -28,10 +28,8 @@
 
 - [Студенческий сервер](../Other/Students%20server.md)
 - [Создание базового проекта с прошивкой ПЛИС в Vivado](../Vivado%20Basics/Vivado%20trainer.md)
-- [Что такое язык описания аппаратуры HDL](../Introduction/What%20is%20HDL.md)
-- [Как работает ПЛИС](../Introduction/How%20FPGA%20works.md)
-- [Синтаксис языка Verilog](../Basic%20Verilog%20structures/Verilog%20syntax.md)
 - [Базовые конструкции Verilog](../Basic%20Verilog%20structures/)
+- [Список типичных ошибок в Vivado и SystemVerilog](../Other/FAQ.md)
 - [Тестовое окружение](../Basic%20Verilog%20structures/Testbench.md)
 
 ## Порядок выполнения лабораторных работ для групп