MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-11-20 06:50:41 +00:00
Code Issues Packages Projects Releases Wiki Activity

Уточнение формулировки в документе по описанию мультиплексоров

Browse Source
This commit is contained in:
Andrei Solodovnikov
2025-10-27 14:06:46 +03:00
parent 1690104348
commit b8f85cdac9
1 changed files with 1 additions and 1 deletions
Download Patch File Download Diff File Expand all files Collapse all files

2
Basic Verilog structures/Multiplexors.md
View File

@@ -61,7 +61,7 @@ assign Y = S==1 ? D1 : D0;
## Блок always
Блок `always` — это специальный блок, который позволяет описывать комбинационные и последовательностные схемы (см. документ "[Последовательностная логика](../Introduction/Sequential%20logic.md)"), используя более сложные конструкции, такие как `if-else`, `case`. На самом деле, в языке SystemVerilog помимо общего блока `always`, которым можно описать любой вид логики, существует множество специализированных блоков, предназначенных для описания отдельно комбинационной, синхронной и последовательностной асинхронной логики соответственно:
Блок `always` — это специальный блок, который позволяет описывать комбинационные и последовательностные схемы (см. документ "[Последовательностная логика](../Introduction/Sequential%20logic.md)"), используя более сложные конструкции, такие как `if-else`, `case`. На самом деле, в языке SystemVerilog помимо общего блока `always`, которым можно описать любой вид логики, существует множество специализированных блоков, предназначенных для описания отдельно комбинационной, последовательностной синхронной и асинхронной логики соответственно:
- always_comb
- always_ff