diff --git a/Basic Verilog structures/Assignments.md b/Basic Verilog structures/Assignments.md
index f35bf72..c9bc7c8 100644
--- a/Basic Verilog structures/Assignments.md	
+++ b/Basic Verilog structures/Assignments.md	
@@ -45,7 +45,7 @@ _Листинг 1. Пример непрерывного и процедурно
 
 Под "программными блоками" подразумеваются блоки `always` (всех типов) и `initial`. Есть и другие программные блоки, но в рамках данного курса лабораторных работ вы с ними не столкнетесь. Вообще говоря, синтаксис языка SystemVerilog допускает использование оператора `assign` внутри программного блока (так называемое "**процедурное непрерывное присваивание**") [[2, стр. 256]](https://ieeexplore.ieee.org/document/10458102), однако в рамках данного курса не существует ни одной ситуации, когда это может потребоваться и со 100% вероятностью будет ошибочно.
 
-В отличие от непрерывного присваивания, **процедурное присваивание может быть использовано только в программных блоках**.
+В отличие от непрерывного присваивания, **процедурное присваивание может быть использовано только в программных блоках** (процедурное присваивание в общем-то и является присваиванием, произошедшим в программном блоке).
 
 С точки зрения моделирования (не описания аппаратуры), программный блок — это программа (в привычном вам понимании парадигмы программирования), исполняющаяся в отдельном процессе. Программные блоки исполняются независимо друг от друга по определенным событиям.
 
@@ -74,7 +74,7 @@ _Рисунок 1. Пример цепочки блокирующих присв
 1. Сперва вычисляется `RHS` первого присваивания программного блока — константа `5`.
 2. Затем, вычисленное значение записывается в LHS первого присваивания — сигнал `a` становится равным `5`.
 3. Далее вычисляется `RHS` следующего присваивания — `a`, которое к этому моменту уже равно `5`.
-4. Поскольку вычисленное `RHS` равняется `5` то `LHS` второго присваивания (`b`) тоже становится равным `5`.
+4. Поскольку вычисленное `RHS` равняется `5`, `LHS` второго присваивания (`b`) тоже становится равным `5`.
 5. Аналогичным образом `c` тоже становится равным `5`.
 
 Обратите внимание, что все это произошло в нулевой момент времени. На временной диаграмме Vivado просто отобразится, что все сигналы одновременно стали равны `5`, однако с точки зрения симулятора это было не так. Другие симуляторы (например `QuestaSim`) позволяют настроить временную диаграмму таким образом, чтобы отображались все переходы между присваиваниями.