MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-17 10:00:40 +00:00
Code Issues Packages Projects Releases Wiki Activity

ЛР3. Хотфиксы тб и очепятки в методичке

Browse Source
This commit is contained in:
Andrei Solodovnikov
2023-09-11 00:25:41 +03:00
parent 8eb3f444ed
commit aa24ff90bb
2 changed files with 35 additions and 33 deletions
Download Patch File Download Diff File Expand all files Collapse all files

4
Labs/03. Register file and memory/README.md
View File

@@ -140,12 +140,12 @@ module mem16_20 ( // создать блок с именем
// (асинхронное чтение) // (асинхронное чтение)
// синхронное чтение // синхронное чтение
always_ff(@posedge clk) begin // поставить перед выходом sync_read_data always_ff @(posedge clk) begin // поставить перед выходом sync_read_data
sync_read_data <= memory[addr]; // регистр, в который каждый такт будут sync_read_data <= memory[addr]; // регистр, в который каждый такт будут
end // записываться считываемые данные end // записываться считываемые данные
// запись // запись
always_ff @ (posedge clk) begin // каждый раз по фронту clk always_ff @(posedge clk) begin // каждый раз по фронту clk
if(write_enable) begin // если сигнал write_enable == 1, то if(write_enable) begin // если сигнал write_enable == 1, то
memory[addr] <= write_data; // в ячейку по адресу addr будут записаны memory[addr] <= write_data; // в ячейку по адресу addr будут записаны
// данные сигнала write_data // данные сигнала write_data

6
Labs/03. Register file and memory/tb_rf_riscv.sv
View File

@@ -86,7 +86,9 @@ module tb_rf_riscv();
err_count = err_count + 1; err_count = err_count + 1;
end end
@(posedge CLK); @(posedge CLK);
DUT.rf_mem[0] = 32'd1; WD <= 32'd1;
WA <= '0;
WE <= 1'b1;
@(posedge CLK); @(posedge CLK);
WE <= 'b0; WE <= 'b0;
RA1 <= 'b0; RA1 <= 'b0;
@@ -120,7 +122,7 @@ module tb_rf_riscv();
RA2 <= 'b0; RA2 <= 'b0;
@(posedge CLK); @(posedge CLK);
if( RD2 !== 'b0 )begin if( RD2 !== 'b0 )begin
$display("time = %0t. invalid data when reading at address 0: RD1 = %h", $time, RD2); $display("time = %0t. invalid data when reading at address 0: RD2 = %h", $time, RD2);
err_count = err_count + 1; err_count = err_count + 1;
end end
@(posedge CLK); @(posedge CLK);