WIP: APS cumulative update (#98)

* WIP: APS cumulative update

* Update How FPGA works.md

* Перенос раздела "Последовательностная логика" в отдельный док

* Исправление картинки

* Исправление оформления индексов

* Переработка раздела Vivado Basics

* Добавление картинки в руководство по созданию проекта

* Исправление ссылок в анализе rtl

* Обновление изображения в sequential logic

* Исправление ссылок в bug hunting

* Исправление ссылок

* Рефактор руководства по прошивке ПЛИС

* Mass update

* Update fig_10

* Restore fig_02

Labs/11. Interrupt integration/README.md

@@ -1,6 +1,6 @@
-# Лабораторная работа 11 "Интеграция подсистемы прерывания"
+# Лабораторная работа №11 "Интеграция подсистемы прерывания"
 
-После реализации подсистемы прерывания, её необходимо интегрировать в процессорную систему. Для этого необходимо обновить модуль `riscv_core` по схеме, приведенной на _рис. 1_:
+После реализации подсистемы прерывания, её необходимо интегрировать в процессорную систему. Для этого необходимо обновить модуль `processor_core` по схеме, приведённой на _рис. 1_:
 
 ![../../.pic/Labs/lab_11_irq_integration/fig_01.drawio.svg](../../.pic/Labs/lab_11_irq_integration/fig_01.drawio.svg)
 
@@ -17,11 +17,10 @@ _Рисунок 2. Схема без выделения новых частей
 
 ## Задание
 
-Интегрировать модули `csr_controller` и `irq_controller` в модуль `riscv_core`. При этом у модуля `riscv_core` будет обновленный прототип (поскольку добавился вход `irq_req_i` и `irq_ret_o`):
-
-```SystemVerilog
-module riscv_core (
+Интегрировать модули `csr_controller` и `irq_controller` в модуль `processor_core`. При этом у модуля `processor_core` будет обновлённый прототип (поскольку добавился вход `irq_req_i` и `irq_ret_o`):
 
+```Verilog
+module processor_core (
   input  logic        clk_i,
   input  logic        rst_i,
 
@@ -40,16 +39,20 @@ module riscv_core (
 );
 ```
 
-Обновите описание создания модуля `riscv_core` в модуле `riscv_unit` с учетом появившихся портов. Для этого создайте провода `irq_req` и `irq_ret` и подключите их к соответствующим входам `riscv_core`. Другим концом эти провода не будут пока что ни к чему подключены — это изменится в [ЛР№13](../13.%20Peripheral%20units/).
+Обновите описание создания модуля `processor_core` в модуле `processor_system` с учётом появившихся портов. Для этого создайте провода `irq_req` и `irq_ret` и подключите их к соответствующим входам `processor_core`. Другим концом эти провода не будут пока что ни к чему подключены — это изменится в [ЛР№13](../13.%20Peripheral%20units/).
 
 В случае, если вы захотите расширить количество источников прерывания, вы можете выполнить вспомогательную [ЛР№12](../12.%20Daisy%20chain).
 
 ## Порядок выполнения работы
 
-1. Интегрируйте модули `csr_controller` и `irq_controller` в модуль `riscv_core`.
-   1. Обратите внимание, что что в модуле `riscv_core` появились новые входные и выходные сигналы: `irq_req_i` и `irq_ret_o`. Эти порты должны быть использованы при подключении `riscv_core` в модуле `riscv_unit`.
-      1. Ко входу `irq_req_i` должен быть подключен провод `irq_req`, другой конец которого пока не будет ни к чему подключен.
+1. Замените файл `program.mem` в `Design Sources` проекта новым файлом [program.mem](program.mem), приложенном в данной лабораторной работе. Данный файл содержит программу из _листинга 1_ ЛР№10.
+2. Интегрируйте модули `csr_controller` и `irq_controller` в модуль `processor_core`.
+   1. Обратите внимание, что что в модуле `processor_core` появились новые входные и выходные сигналы: `irq_req_i` и `irq_ret_o`. Эти порты должны быть использованы при подключении `processor_core` в модуле `processor_system`.
+      1. Ко входу `irq_req_i` должен быть подключён провод `irq_req`, другой конец которого пока не будет ни к чему подключён.
       2. К выходу `irq_ret_o` необходимо подключить провод `irq_ret`, который также пока не будет использован.
       3. Имена проводов `irq_req` и `irq_ret` должны быть именно такими, т.к. используются верификационным окружением при проверке данной лабораторной работы.
    2. Обратите внимание на то, что появилась константа `imm_Z` — это единственная константа ядра, которая расширяется нулями, а не знаковым битом.
-2. После интеграции модулей проверьте процессорную систему с помощью [программы](irq_program.mem), текст которой [был представлен](../10.%20Interrupt%20subsystem#пример-обработки-перехвата) в ЛР10 с помощью предоставленного [тестбенча](tb_irq_unit.sv).
+3. Проверьте модуль с помощью верификационного окружения, представленного в файле [lab_11.tb_processor_system.sv](lab_11.tb_processor_system.sv).
+   1. Перед запуском симуляции убедитесь, что выбран правильный модуль верхнего уровня в `Simulation Sources`.
+   2. Как и в случае с проверкой процессора архитектуры CYBERcobra, вам не будет сказано пройден тест или нет. Вам необходимо самостоятельно, такт за тактом проверить что процессор правильно выполняет [описанные](../10.%20Interrupt%20subsystem#пример-обработки-перехвата) в _Листинге 1_ ЛР№10 инструкции (см. порядок выполнения задания ЛР№4). Для этого, необходимо сперва самостоятельно рассчитать что именно должна сделать данная инструкция, а потом проверить что процессор сделал именно это.
+4. Данная лабораторная работа не предполагает проверки в ПЛИС.

Labs/11. Interrupt integration/lab_11.tb_processor_system.sv

@@ -8,12 +8,12 @@
 See https://github.com/MPSU/APS/blob/master/LICENSE file for licensing details.
 * ------------------------------------------------------------------------------
 */
-module tb_irq_unit();
+module lab_11_tb_processor_system();
 
     reg clk;
     reg rst;
 
-    riscv_unit unit(
+    processor_system system(
     .clk_i(clk),
     .rst_i(rst)
     );
@@ -29,17 +29,17 @@ module tb_irq_unit();
     always #10 clk = ~clk;
 
     initial begin
-        $display( "\nStart test: \n\n==========================\nCLICK THE BUTTON 'Run All'\n==========================\n"); $stop();
-        unit.irq_req = 0;
+        $display( "\nTest has been started");
+        system.irq_req = 0;
         rst = 1;
         #40;
         rst = 0;
         repeat(20)@(posedge clk);
-        unit.irq_req = 1;
-        while(unit.irq_ret == 0) begin
+        system.irq_req = 1;
+        while(system.irq_ret == 0) begin
           @(posedge clk);
         end
-        unit.irq_req = 0;
+        system.irq_req = 0;
         repeat(20)@(posedge clk);
         $display("\n The test is over \n See the internal signals of the module on the waveform \n");
         $finish;