MPSU/APS
1
0
Fork 0
mirror of https://github.com/MPSU/APS.git synced 2025-09-16 01:30:10 +00:00
Code Issues Packages Projects Releases Wiki Activity

WIP: APS cumulative update (#98)

Browse Source 
* WIP: APS cumulative update

* Update How FPGA works.md

* Перенос раздела "Последовательностная логика" в отдельный док

* Исправление картинки

* Исправление оформления индексов

* Переработка раздела Vivado Basics

* Добавление картинки в руководство по созданию проекта

* Исправление ссылок в анализе rtl

* Обновление изображения в sequential logic

* Исправление ссылок в bug hunting

* Исправление ссылок

* Рефактор руководства по прошивке ПЛИС

* Mass update

* Update fig_10

* Restore fig_02
This commit is contained in:
Andrei Solodovnikov
2024-09-02 10:20:08 +03:00
committed by GitHub
parent 78bb01ef95
commit a28002e681
195 changed files with 3640 additions and 2664 deletions
Download Patch File Download Diff File Expand all files Collapse all files

16
Introduction/Implementation steps.md
View File

@@ -32,14 +32,14 @@ _Рисунок 1. Пример простой цифровой схемы._
```SystemVerilog
module sample(
input logic a, b, c, d, sel,
output logic res
);
input logic a, b, c, d, sel,
output logic res
);
logic ab = a & b;
logic xabc = ab ^ c;
logic ab = a & b;
logic xabc = ab ^ c;
assign res = sel? d : xabc;
assign res = sel? d : xabc;
endmodule
```
@@ -203,7 +203,7 @@ _Рисунок 6. Расположение выбранного LUT-а внут
После того, как САПР определил конкретные примитивы, их режим работы, и пути сигнала между ними, необходимо создать двоичный файл (**bitstream**), который позволит сконфигурировать ПЛИС необходимым нам образом.
Получив этот файл, остается запрограммировать ПЛИС, после чего она воплотит разработанное устройство.
## Выводы
## Итоги главы
Таким образом, маршрут перехода от HDL-описания устройства до его реализации в ПЛИС выглядит следующим образом:
@@ -221,6 +221,6 @@ _Рисунок 6. Расположение выбранного LUT-а внут
Область допустимых решений для этапов "**place & route**" сужается путем наложения **физических** и **временны́х** **ограничений** (**constraints**).
4. Последним этапом выполняется **генерация двоичного файла конфигурации** (**bitstream generation**), который во время прошивки сконфигурирует ПЛИС на реализацию построенной схемы.
## Список использованной литературы
## Список источников
1. [Форум Xilinx: what exactly is 'elaborating' a design?](https://support.xilinx.com/s/question/0D52E00006iHshoSAC/what-exactly-is-elaborating-a-design?language=en_US)