Изменение регистра в ссылках на заголовки (#151)

По умолчанию, якоря на параграфы страницы генерируются в VSCode в
нижнем регистре.
Гиперссылки работают нормально при просмотре страниц непосредственно
в репозитории github, но при просмотре в электронной книге mdbook, эти
гиперссылки не открываются. Для того чтобы они работали, необходимо
чтобы регистр якорей ссылки совпадал с регистром параграфов страницы.


---------

Co-authored-by: Andrei Solodovnikov <voultboy@yandex.ru>

Introduction/How FPGA works.md

@@ -1,19 +1,19 @@
 # Что такое ПЛИС и как она работает
 
-- [Что такое ПЛИС и как она работает](#что-такое-плис-и-как-она-работает)
-  - [История появления ПЛИС](#история-появления-плис)
-  - [Цифровые схемы и логические вентили](#цифровые-схемы-и-логические-вентили)
-    - [Цифровые схемы](#цифровые-схемы)
-    - [Логические вентили](#логические-вентили)
-    - [Мультиплексоры](#мультиплексоры)
-    - [Программируемая память](#программируемая-память)
-  - [Таблицы подстановки (Look-Up Tables, LUTs)](#таблицы-подстановки-look-up-tables-luts)
+- [Что такое ПЛИС и как она работает](#Что-такое-ПЛИС-и-как-она-работает)
+  - [История появления ПЛИС](#История-появления-ПЛИС)
+  - [Цифровые схемы и логические вентили](#Цифровые-схемы-и-логические-вентили)
+    - [Цифровые схемы](#Цифровые-схемы)
+    - [Логические вентили](#Логические-вентили)
+    - [Мультиплексоры](#Мультиплексоры)
+    - [Программируемая память](#Программируемая-память)
+  - [Таблицы подстановки (Look-Up Tables, LUTs)](#Таблицы-подстановки-look-up-tables-luts)
   - [D-триггеры](#d-триггеры)
-  - [Арифметика](#арифметика)
-  - [Логические блоки](#логические-блоки)
-  - [Сеть межсоединений](#сеть-межсоединений)
-  - [Итоги главы](#итоги-главы)
-  - [Список источников](#список-источников)
+  - [Арифметика](#Арифметика)
+  - [Логические блоки](#Логические-блоки)
+  - [Сеть межсоединений](#Сеть-межсоединений)
+  - [Итоги главы](#Итоги-главы)
+  - [Список источников](#Список-источников)
 
 > Параграфы "Цифровые схемы и логические вентили" и "Таблицы подстановки" во многом используют материалы статьи "[How Does an FPGA Work?[1]](https://learn.sparkfun.com/tutorials/how-does-an-fpga-work/all)" за авторством `Alchitry, Ell C`, распространяемой по лицензии [CC BY-SA 4.0](https://creativecommons.org/licenses/by-sa/4.0/).
 
@@ -49,7 +49,7 @@
 
 ### Логические вентили
 
-Существует множество логических вентилей, мы рассмотрим четыре из них: **И**, **ИЛИ**, **Исключающее ИЛИ**, **НЕ**. Каждый из этих элементов принимает на вход **цифровое значение** (см. [**цифровая схема**](#цифровые-схемы)), выполняет определенную **логическую функцию** над входами и подает на выход результат этой функции в виде **цифрового значения**.
+Существует множество логических вентилей, мы рассмотрим четыре из них: **И**, **ИЛИ**, **Исключающее ИЛИ**, **НЕ**. Каждый из этих элементов принимает на вход **цифровое значение** (см. [**цифровая схема**](#Цифровые-схемы)), выполняет определенную **логическую функцию** над входами и подает на выход результат этой функции в виде **цифрового значения**.
 
 Логические вентили на _рис. 1-4_ иллюстрируются условными графическими обозначениями (**УГО**), взятыми из двух стандартов: **ANSI** и **ГОСТ**. Ввиду повсеместного использования в литературе первого варианта, в дальнейшем в книге будет использован он.
 
@@ -139,7 +139,7 @@ _Рисунок 8. Обозначение Мультиплексора._
 
 _Рисунок 9. Реализация мультиплексора, использующего one-hot кодирование._
 
-Если мы выставим значение управляющего сигнала, равное `000010`, означающее, что только **первый** бит этого сигнала (**счет ведется с нуля**) будет равен **единице** (`sel[1] = 1`), то увидим, что на один из входов каждого логического вентиля **И** будет подано значение `0`. Исключением будет логический вентиль **И** для входа `b`, на вход которого будет подано значение `1`. Это означает, что все логические вентили **И** (кроме первого, на который подается вход `b`) будут выдавать на выход `0` (см. [Логические вентили](#логические-вентили)) вне зависимости от того, что было подано на входы a,c,d,e и f. Единственным входом, который будет влиять на работу схемы, окажется вход `b`. Когда он равен `1`, на выходе соответствующего логического вентиля **И** окажется значение `1`. Когда он равен `0` на выходе **И** окажется значение `0`. Иными словами, выход **И** будет повторять значение `b`.
+Если мы выставим значение управляющего сигнала, равное `000010`, означающее, что только **первый** бит этого сигнала (**счет ведется с нуля**) будет равен **единице** (`sel[1] = 1`), то увидим, что на один из входов каждого логического вентиля **И** будет подано значение `0`. Исключением будет логический вентиль **И** для входа `b`, на вход которого будет подано значение `1`. Это означает, что все логические вентили **И** (кроме первого, на который подается вход `b`) будут выдавать на выход `0` (см. [Логические вентили](#Логические-вентили)) вне зависимости от того, что было подано на входы a,c,d,e и f. Единственным входом, который будет влиять на работу схемы, окажется вход `b`. Когда он равен `1`, на выходе соответствующего логического вентиля **И** окажется значение `1`. Когда он равен `0` на выходе **И** окажется значение `0`. Иными словами, выход **И** будет повторять значение `b`.
 
 ![../.pic/Introduction/How%20FPGA%20works/fig_10.drawio.svg](../.pic/Introduction/How%20FPGA%20works/fig_10.drawio.svg)